KR100851998B1 - 반도체 집적 회로의 내부 전압 발생 회로 - Google Patents

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Abstract

본 발명은 내부 전압 발생 회로를 개시한다. 개시된 본 발명은 내부전압을 생성하여 출력단으로 제공하는 내부 전압 발생 유닛, 제어신호를 출력하기 위한 제어유닛, 및 상기 제어신호에 응답하여 선택적으로 외부전압을 상기 출력단으로 제공하기 위한 전압 안정화 유닛을 포함하는 내부 전압 발생회로이다.
CL7, WT, BURST, 내부 전압 발생회로

Description

반도체 집적 회로의 내부 전압 발생 회로{Internal Voltage Generator Circuit of Semiconductor Integrated circuit}
도 1는 본 발명의 반도체 집적회로의 내부 전압 발생회로의 블럭도, 및
도 2는 본 발명의 반도체 집적회로의 내부 전압 발생회로의 상세 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 비교부 120 : 전류공급부
130 : 전압분배부 100 : 내부전압발생유닛
200 : 전압안정화유닛 300 : 제어유닛
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 내부 전압 발생 회로에 관한 것이다.
일반적으로 반도체 메모리가 점점 고집적화, 대용량화 됨에 따라 칩 내부의 선폭은 더욱 미세해져가고 있다. 또한, 메모리 셀 트랜지스터의 크기는 점점 더 작아져서 칩의 신뢰성이 감소되고 있으며 대용량화에 의해 파워 소비가 증가되는 문 제가 발생하였다. 이러한 문제점을 해결하기 위해 종래에는 칩 내부의 전압을 낮추는 방법이 제안되었다.
이렇게 낮은 내부전압을 제공하기 위한 내부 전압 발생회로는 비교부, 전류 공급부, 및 전압 분배부로 구성될 수 있다. 상기 비교부는 기준전압과 분배 전압을 비교하여 비교신호를 출력한다. 상기 전류 공급부는 상기 비교신호에 응답하여, 상기 외부전압(VDD)을 출력단에 제공한다. 상기 전압 분배부는 출력단의 내부전압(VCORE)을 분압하여 분배전압을 생성하여 상기 비교부에 제공한다.
그런데, 상기한 종래의 내부 전압 발생 회로에서 생성되는 내부 전압(VCORE)은 외부 잡음이나 기타 요소에 영향을 받으므로, 상기 외부전압의 변동에 의해 내부전압이 변동되면 상기 비교부에 제공되는 분배전압값 역시 변화하므로 정확한 비교를 이루기 어렵다. 또한 상기 내부전압(VCORE)은 외부전원, 온도 및 공정의 변화에 따라 일정한 값을 나타내어야 함에도 불구하고, 상기 외부 전원에 영향을 받으므로, 상기 내부전압(VCORE)을 본래의 레벨로 복구시키기 위한 추가의 노력이 필요하다.
또한, 디램(DRAM) 소자의 경우 버스트(Burst)신호가 입력되고 클럭타임(tCK)이 짧아지는 경우(즉, 주파수가 높아지는 경우), 상기한 내부전압(VCORE)의 손실이 더욱 크다. 즉 외부전압(VDD)의 변동으로 인해 내부전압(VCORE)이 감소된 상태에 다시 라이트(Write)동작을 수행하면, 셀(Cell)전압이 더욱 감소하게 된다. 이와 같이 동작이 여러 번 반복되다 보면 내부전압(VCORE)이 계속 감소되어, 심지어 데이터(Date)가 소멸될 수도 있다. 이와 같은, 내부전압(VCORE)의 감소는 센스엠 프(Sense amplifier)의 마진(margin)을 감소시키고 신호의 왜곡이나 오작동을 유발시킬 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 외부전압의 변화에 영향없이 일정한 레벨의 내부전압을 발생하는 내부 전압 발생 회로를 제공한다.
또한, 본 발명의 다른 목적은 균일한 내부전압 공급에 의해 신호 마진을 개선하고, 오동작을 방지할 수 있는 내부 전압 발생 회로를 제공한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 내부 전압 발생 회로는 내부전압을 생성하여 출력단으로 제공하는 내부 전압 발생 유닛, 제어신호를 출력하기 위한 제어유닛, 및 상기 제어신호에 응답하여 선택적으로 외부전압을 상기 출력단으로 제공하기 위한 전압 안정화 유닛을 포함한다.
이하, 본 발명의 바람직한 실시예에 대해 첨부한 도면에 의거하여 상세하게 설명하기로 한다.
본 발명에 따른 반도체 집적회로의 내부 전압 발생회로는 도 1에 도시된 바와 같이, 내부 전압 발생유닛(100), 전압 안정화 유닛(200), 제어유닛(300)을 포함한다.
상기 내부 전압 발생유닛 (100)은 비교부(110), 전류공급부(120), 및 전압 분배부(130)로 구성될 수 있다.
상기 비교부(110)는 커런트 미러(Current)형태로 이루어질 수 있으며, 예를 들어 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1), 제 2 NMOS 트랜지스터(N2), 및 제 3 NMOS 트랜지스터(N3)를 포함한다. 보다 구체적으로 제 1 PMOS 트랜지스터(P1)는 제 2 PMOS 트랜지스터(P2)의 게이트와 연결된 게이트, 외부전압(VDD)과 연결된 소오스, 및 제 1 PMOS 트랜지스터(P1)와 연결된 드레인을 포함한다. 제 2 PMOS 트랜지스터(P2)는 제 1 NMOS 트랜지스터(N1)의 게이트와 연결된 게이트, 외부전압(VDD)과 연결된 소오스, 및 제 2 NMOS 트랜지스터(N2)와 연결된 드레인을 포함한다. 여기서, 상기 제 2 PMOS 트랜지스터(P2)의 게이트 및 드레인은 상기 제 2 PMOS 트랜지스터(N2)가 다이오드 동작을 할 수 있도록 서로 연결된다. 제 1 NMOS 트랜지스터(N1)는 기준전압(VREF)을 입력받는 게이트, 상기 제 1 PMOS 트랜지스터(P1)와 연결된 드레인, 및 소오스를 포함한다. 제 2 NMOS 트랜지스터(N2)는 상기 전압 분배부(130)로부터 제공되는 분배전압(VA)을 입력받는 게이트, 제 2 PMOS 트랜지스터(P2)와 연결된 드레인, 제 1 NMOS 트랜지스터(N1) 소오스와 연결된 소오스를 포함한다. 제 3 NMOS 트랜지스터(N3)는 엑티브(ACT)신호를 입력받는 게이트, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소오스와 연결된 드레인, 및 접지 전압(VSS)과 연결된 소오스를 포함한다.
상기 전류 공급부(120)는 예컨데 PMOS 트랜지스터(이하, 제 3 PMOS 트랜지스터로 칭함)로 구성될 수 있으며, 상기 제 3 PMOS 트랜지스터(P3)는 상기 비교부의 출력신호(VB)를 입력받는 게이트, 상기 외부전압(VDD)을 인가받는 소오스, 및 상기 출력단(S1)과 연결된 드레인을 포함한다.
상기 전류 공급부(120)를 구성하는 제 3 PM0S 트랜지스터(P3)는 비교부(110) 의 출력 신호에 따라 선택적으로 구동되고 상기 제 3 PMOS 트랜지스터(P3)의 선택적 구동에 의해 내부전압(VCORE)을 보상한다.
상기 전압 분배부(130)는 상기 내부전압(VCORE)을 소정값으로 등분한다. 본 실시예의 전압 분배부(130)는 제 4 PMOS 트랜지스터(P4)와 제 5 PMOS 트랜지스터(P5)로 구성될 수 있다. 상기 제 4 PMOS 트랜지스터(P4)는 상기 출력단(S1)과 연결된 소오스, 및 게이트와 드레인이 연결된 다이오드 형태로 제공된다. 상기 제 5 PMOS 트랜지스터(P5)는 상기 제 4 PMOS 트랜지스터(P4)의 드레인과 연결된 소오스, 게이트와 드레인이 연결되어 상기 접지전압(VSS)을 인가받는 다이오드형태로 제공된다. 제 4 PMOS 트랜지스터(P4)와 제 5 PMOS 트랜지스터(P5)로 구성되는 전압 분배부(130)는 상기 내부전압(VCORE)을 이등분하여 상기 비교부(110)에 VCORE/2를 제공한다. 상기 제공된 전압(VA)이 기준전압(VREF)보다 더 크다면, 전류공급부(120)에 '하이' 레벨이 인가되어 제 3 PMOS 트랜지스터(P3)가 턴오프된다. 상기와 같이 전류공급부(120)가 턴오프되면, 내부전압(VCORE)의 출력(VCORE)쪽으로 공급되는 전류가 작아져서 상기 내부전압(VCORE)의 출력노드는 플로팅(Floating) 상태가 된다. 이에 따라, 내부전압(VCORE)은 노이즈(NOISE)의 영향을 쉽게 받을 수 있다. 그러므로, 상기와 같은 전압분배부(130)를 설치함으로써 상기와 같은 내부전압(VCORE)출력의 플로팅(Floating) 현상을 방지함으로써 노이즈의 영향을 줄일 수 있다. 이때, 상기 전압 분배부(130)를 구성하는 소자로는 상기 PMOS 트랜지스터에 국한되지 않고 저항이나 다이오드들을 사용할 수 있다.
상기 전압 안정화 유닛(200)은 가속화부(210)와 전압 공급부(220)로 구성된 다. 상기 가속화부(210)는 내부 전압 발생유닛(100)과 접지단(VSS) 사이에 연결되어 제 1 NMOS 트랜지스터(N1)의 전류를 접지단으로 보다 빨리 싱크(Sink)시키기 위해 제공된다. 이러한 가속화부(210)로 제 4 NMOS 트랜지스터(N4)가 이용될 수 있다. 상기 제 4 PMOS 트랜지스터(N4)는 상기 제어유닛(300)과 연결된 게이트, 상기 비교부(110)와 연결된 드레인, 및 접지(VSS)와 연결된 소오스를 포함한다.
상기 전압 공급부(220)는 상기 제어유닛(300)의 출력신호(VC)에 응답하여 상기 비교부(110)의 비교 신호(VB)의 수신여부를 결정해서 제 6 PMOS 트랜지스터(P6)에 인가하는 패스게이트(TF1), 상기 패스게이트(TF1)가 활성화 되면 상기 비교부(110)의 비교 신호(VB)에 의해 상기 외부전압(VDD)을 출력단(S1)에 공급하는 제 6 PMOS 트랜지스터(P6)를 포함한다.
상기 패스게이트(TF1)는 알려진 바와 같이 NMOS 트랜지스터와 PMOS 트랜지스터로 구성될 수 있으며, 상기 NMOS 트랜지스터측에는 제어유닛(300)의 출력신호(VC)가 입력되고, 상기 PMOS 트랜지스터측에는 인버터(INV2)에 의해 반전된 제어유닛(300)의 출력신호(VC)가 입력된다.
또한, 전압 공급부(220)는 제어유닛(300)의 출력신호(VC)에 응답하여 상기 제 6 PMOS 트랜지스터(P6)의 게이트에 외부전압(VDD)를 제공하는 제 7 PMOS 트랜지스터(P7)를 더 포함한다.
상기 제어유닛(300)은 상기 컬럼 어드레스 스트로브 레이턴시(CL), 라이트(Write)명령을 받는 신호(WT), 및 버스트(Burst)명령(YBST)을 제어신호로한다. 상기와 같은 제어신호는 라이트(Write)동작시 인에이블되고, 라이트(Write)의 명령 에 응답하여 상기 제어유닛(300)을 구동할 수 있다. 또한, 라이트(Write)동작시 인에이블되고, 컬럼 어드레스 스트로브 레이턴시(CL)가 소정값이상이면 상기 제어유닛(300)을 구동할 수 있다. 라이트(Write)동작시 인에이블되고, 컬럼 어드레스 스트로브 레이턴시(CL)가 소정값이상이 되고, 버스트(Burst)구간동안 동작하는 신호(YBST)가 인에이블되면, 상기 제어유닛(300)을 구동할 수 있다. 이와 같은 제어유닛(300)은 상기 3 입력 낸드게이트(NAND3) 및 상기 낸드게이트(NAND)의 출력신호를 반전시키는 인버터(INV1)로 구성된다. 상기 제어유닛(300)의 구성은 라이트(Write)동작시 인에이블되고, 컬럼 어드레스 레이턴시 스트로브(CL)가 소정값이상이며, 버스트(Burst)구간동안 인에이블되는 제어신호를 출력하는 소자나 논리조합이면 모두 사용할 수 있다. 여기서, 컬럼 어드레스 스트로브 레이턴시(CAS latency)라 함은 외부에서 초기 엑티브(ACT)의 명령을 받고 라이트(Write)나 리드(Read) 명령이 인가될 시, 내부적인 지연시간을 말한다. 내부적인 지연 시간은 클럭 주파수가 변화하더라도 그 값이 변화하지 않기 때문에 모드 레지스터 셋팅(Mode register setting,이하 MRS)을 통하여 컬럼 어드레스 스트로브 레이턴시(CL)를 변화시켜 정상적인 동작이 수행될 수 있다. 또한 버스트(Burst)신호라 함은 알려진 바와 같이 모드 레지스터 셋팅 (MRS)을 통하여 프로그램되는 것으로, 내부에 저장된 정보에 의해 한번의 라이트(Write)나 리드(Read) 동작이 인가될 때, 연속적으로 출력되도록 데이터의 길이를 규정하는 신호이다.
이와 같이 본 발명의 내부 전압 발생회로의 동작에 대해 자세히 설명한다.
내부 전압 발생회로는 상기 전압 분배부(130)에서 분압된 분배전압(VA, 즉 VCORE/2)이 기준전압(VREF)보다 낮은 경우, 제 1 NMOS 트랜지스터(N1)는 턴온된다. 그러면, 상기 제 1 NMOS 트랜지스터(N1)는 전류흐름이 증대되어, 상기 1 NMOS 트랜지스터(N1)의 드레인노드는 '로우'가 된다. 이에의해 전류 공급부(120)를 구성하는 제 3 PMOS 트랜지스터(P3)가 턴온된다. 이에 따라, 내부전압(VCORE)으로 외부전압(VDD)값이 공급된다. 그런데 상술한 바와 같이, 상기 내부전압(VCORE)은 외부전압(VDD)의 크기 및 상기 연속적인 버스트(Burst)신호에 의해 내부전압(VCORE)이 감소될 수 있다.
이에 따라, 본발명의 실시예에서는 버스트(BURST) 신호에 의한 내부 전압(VCORE)의 감소를 방지하기 위해 버스트(BURST)신호에 의해 제어되는 제어유닛(300)과 상기 제어유닛(300)의 출력신호(VC)에 의해 선택적으로 구동되는 가속화부 (210) 및 상기 제어유닛(300)의 출력신호(VC)에 의해 강하된 내부전압(VCORE)을 상승시키는 전압 공급부(220)로 구성된 전압 안정화 유닛(200)을 설치한다.
상기 가속화부(210)는 제어유닛(300)의 출력신호(VC)에 의해 선택적으로 구동되어 상기 비교부(110)에 제 1 NMOS 트랜지스터(N1)의 전류를 보다 빠르게 접지전압(VSS)으로 배출을 가속화함으로써, 상기 전류 공급부(120)까지의 신호전달시간을 단축할 수 있다. 이에 따라, 단시간에 내부전압(VCORE)의 전류가 보상된다.
이때, 상기 제어유닛(300)은 상기 컬럼 어드레스 스트로브 레이턴시(CL)가 소정값 이상이면서 라이트(Write)신호(WT)가 인에이블되고 YBST(Burst구간동안 동작하는 신호)가 인에이블될 때 상기 제어유닛(300)이 동작한다. 상기 제어유닛(300)의 '하이'를 출력하는 경우, 즉 상기 제 4 NMOS 트랜지스터(N4)가 턴온되 어, 상기 제 1 NMOS 트랜지스터(N1)의 전류를 빠르게 하강시킨다. 이에 따라 기준전압(VREF)과 분배전압(VA, 즉 VCORE/2)의 신호를 비교하여 출력한 비교신호(VB)를 빠르게 하강시킨다. 이러한 상기 가속화부 (210)에 의한 전류싱크(Sink)에 의해 전류 공급부(120)의 제 3 PMOS 트랜지스터(P3)는 보다 빨리 턴온되어 내부전압(VCORE)이 보다 빠르게 복구되어 내부전압(VCORE)의 손실을 막는다.
또한, 전압 공급부(220)는 제어유닛(300)의 출력이 '하이'로 출력된 경우 패스게이트(TF1)가 턴온된다. 상기 패스게이트(TF1)가 턴온되면 상기 비교부(110)의 비교신호(VB)가 상기 패스게이트(TF1)를 통해 제 6 PMOS 트랜지스터(P6)에 인가된다. 상기 비교신호(VB)가 '로우'인 경우 상기 제 6 PMOS 트랜지스터(P6)는 턴온되어, 외부전압(VDD)이 전압 공급부(220)의 출력인 내부전압(VCORE)에 제공된다. 아울러, '하이'상태 제어유닛(300)의 출력신호(VC)를 입력받는 제 7 PMOS 트랜지스터(P7)는 턴오프되어, 상기 외부전압(VDD)이 제 6 PMOS 트랜지스터(P6)에 제공을 차단한다.
한편, 제어유닛(300)의 출력이 '로우'인 경우 즉, 버스트(Burst)신호에 의한 내부전압 손실이 없는 경우는 제 7 PMOS 트랜지스터(P7)가 구동되어, 제 6 PMOS 트랜지스터(P6)에 외부전압(VDD)을 제공한다. 이에 따라 제 6 PMOS 트랜지스터(P6)가 턴오프되어 내부전압(VCORE)에 외부전압(VDD)이 공급되지 않는다.
상기 전압 공급부(220)는 외부전압(VDD)이 공급되어 구동력을 향상시키고 내부전압(VCORE)의 커런트(Current) 소비를 방지하고 떨어된 내부전압(VCORE)레벨을 상승 시킨다. 이로 인해 내부 전압(VCORE)은 상승하고 센스 엠프(Sense Amplifier) 의 마진(Margin)은 손실되지 않는다. 그래서 신호의 왜곡이 없고 오작동을 방지할 수 있다.
이와 같이 본 발명은 상기한 실시예에 한정되지 않는다. 예를 들어 상기 실시예에서는 가속화부(210)를 레이아웃의 면적을 줄이기 위해서 NMOS 트랜지스터를 사용하였다. 하지만 이것에 국한되지 않고, PMOS 트랜지스터와 인버터의 조합도 본 발명의 가속화부(210)에 포함된다.
이와 같이 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이면 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 집적회로의 내부전압발생회로는 연속적인 버스트 신호나 외부잡음이나 기타요소에 영향을 받은 내부전압을 보상한다. 전압 안정화유닛은 내부전압의 빠른 복구로 인해 응답특성이 좋아지고, 신호의 왜곡을 줄일 수 있다. 또한, 외부전압을 공급해줌으로써 구동력을 향상시킬 수 있다.

Claims (8)

  1. 내부전압을 생성하여 출력단으로 제공하는 내부 전압 발생 유닛;
    라이트 동작시 활성화되는 제어신호를 출력하고, 라이트 명령에 응답하여 구동되는 제어유닛; 및
    상기 제어신호에 응답하여 선택적으로 외부전압을 상기 출력단으로 제공하기 위한 전압 안정화 유닛을 포함하는 내부 전압 발생회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제어신호는 상기 라이트 동작시 활성화되고, 컬럼 어드레스 스트로브 레이턴시가 소정값이상이 되면 인에이블되는 것을 특징으로 하는 내부 전압 발생회로.
  4. 제 3 항에 있어서,
    상기 제어 신호는 상기 라이트 동작시 활성화되고, 컬럼 어드레스 스트로브 레이턴시가 소정값이상이 되고 버스트 신호구간에서 인에이블 되는 것을 특징으로 하는 내부 전압 발생회로.
  5. 제 1 항에 있어서,
    상기 내부 전압 발생유닛은 커런트 미러 구조를 가진 비교부, 외부 전류를 공급하는 전류공급부, 및 내부전압을 분압시키는 전압분배부를 포함하는 내부 전압 발생회로.
  6. 제 5 항에 있어서,
    상기 전압 안정화부는 상기 비교부의 접지단으로 전류가 싱크되는 것을 가속화하기 위한 가속화부;
    상기 제어신호에 응답하여 상기 비교신호의 수신여부를 결정하고, 상기 비교신호에 응답하여 상기 내부전압을 상기 출력단으로 제공하는 전압 공급부를 포함하는 내부 전압 발생회로.
  7. 제 6 항에 있어서,
    상기 가속화부는 제어유닛의 출력을 공급받는 MOS트랜지스터를 포함하는 내부 전압 발생회로.
  8. 제 6 항에 있어서,
    상기 전압 공급부는 제어유닛의 출력신호에 의해 구동되어 상기 비교부의 출력신호 공급을 결정하는 패스게이트, 및
    비교신호에 의해 선택적으로 외부전압을 공급하는 MOS트랜지스터를 포함하는 내부 전압 발생회로.
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* Cited by examiner, † Cited by third party
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KR20030097024A (ko) * 2002-06-18 2003-12-31 삼성전자주식회사 외부 전압의 변화에 무관하게 안정된 출력 전압을발생하는 어레이용 내부전압 발생회로
KR20060033650A (ko) * 2004-10-15 2006-04-19 삼성전자주식회사 내부전압 발생회로

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