KR20070056441A - 반도체 메모리의 뱅크 제어장치 및 방법 - Google Patents

반도체 메모리의 뱅크 제어장치 및 방법 Download PDF

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Abstract

뱅크 제어를 위한 타이밍 마진 확보가 용이하고, 레이아웃을 감소시키며, 소비전류 또한 감소시킬 수 있도록 한 반도체 메모리의 뱅크 제어장치 및 방법에 관한 것으로, 복수개의 뱅크, 뱅크 선택신호 및 제 1 어드레스를 생성하여 출력하는 주변회로, 및 상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 보정한 제 2 어드레스를 생성하여 상기 복수개의 뱅크 중에서 상기 뱅크 선택신호에 따른 뱅크로 출력하는 뱅크 제어수단을 포함하므로, 타이밍 마진 확보가 용이하여 어드레스 생성오류를 완벽하게 방지할 수 있고, 레이아웃 면적을 최소화할 수 있으며, 소비전류를 감소시킬 수 있다.
뱅크 선택신호, 어드레스, 딜레이

Description

반도체 메모리의 뱅크 제어장치 및 방법{Apparatus and Method for Controlling Bank of Semiconductor Memory}
도 1은 종래의 기술에 따른 뱅크 제어장치의 구성을 나타낸 블록도,
도 2는 종래의 기술에 따른 뱅크 제어장치의 레이아웃도,
도 3은 본 발명에 따른 반도체 메모리의 뱅크 제어장치의 구성을 나타낸 블록도,
도 4는 본 발명에 따른 반도체 메모리의 뱅크 제어장치의 레이아웃도,
도 5는 도 3의 제 1 뱅크 제어부의 구성을 나타낸 블록도,
도 6은 도 5의 뱅크 0 선택부의 구성을 나타낸 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 뱅크 영역 110 ~ 140: 컬럼 제어부
200: 제 2 뱅크 영역 300: 제 3 뱅크 영역
400: 제 4 뱅크 영역 500 ~ 800: 뱅크 제어부
510: 제 1 뱅크 제어부 511: 뱅크 0 선택부
511-1: 판단부 511-2: 출력부
511-3: 래치부 512: 뱅크 1 선택부
513: 뱅크 2 선택부 514: 뱅크 3 선택부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 뱅크 제어장치 및 방법에 관한 것이다.
종래의 기술에 따른 반도체 메모리의 뱅크 제어장치는 도 1에 도시된 바와 같이, 각각 복수개의 뱅크(뱅크 0 ~ 뱅크 3)가 구비된 제 1 내지 제 4 뱅크 영역(10 ~ 40), 및 뱅크 선택신호(casp8<0:3>)와 제 1 어드레스(gay<2:9>)를 출력하는 주변 회로부(50)를 포함하여 구성된다. 또한 도 1의 구성의 레이아웃이 도 2에 도시되어 있다. 이때 제 1 어드레스(gay<2:9>)는 뱅크의 소정 컬럼을 선택하기 위한 컬럼 어드레스이다.
상기 제 1 내지 제 4 뱅크 영역(10 ~ 40)은 그 구성이 동일하므로, 도 1과 같이, 제 1 뱅크 영역(10)의 내부 구성만 도시하였으며, 그 구성을 설명하면 다음과 같다.
상기 제 1 뱅크 영역(10)은 상기 복수개의 뱅크(뱅크 0 ~ 뱅크 3), 및 상기 복수개의 뱅크(뱅크 0 ~ 뱅크 3) 각각을 제어하기 위한 컬럼 제어부(11 ~ 14)를 포함한다. 이때 컬럼 제어부(11 ~ 14)는 상기 뱅크 선택신호(casp8<0:3>)의 각 비트와 제 1 어드레스(gay<2:9>)를 로직 회로 및 딜레이 소자를 이용하여 타이밍 마진을 갖는 제 2 어드레스(bay<2:9>)를 생성한다.
그리고 컬럼 제어부(11 ~ 14)는 소정 클럭 타이밍에 따라 상기 제 2 어드레 스(bay<2:9>)를 이용하여 뱅크(뱅크 0 ~ 뱅크 3)의 데이터 입/출력을 제어한다.
그러나 종래의 기술에 따른 반도체 메모리의 뱅크 제어장치는 다음과 같은 문제점이 있다.
첫째, 컬럼 제어부는 클럭 타이밍에 따라 뱅크를 제어하므로 어드레스를 딜레이시켜 클럭에 따라 제어동작을 수행하기 위한 타이밍 마진을 확보하였다. 그러나 클럭시간(tck)의 변동은 딜레이 타임에 영향을 미치며, 클럭시간이 작아질수록 정확한 딜레이 타임을 확보하기 어렵고 이로 인해 어드레스 생성오류를 초래할 수 있다. 또한 고주파 시스템의 경우 클럭시간이 더욱 작아지므로 상기 어드레스 생성오류 발생확률이 높아 적용이 힘들다.
둘째, 모든 컬럼 제어부에 어드레스를 생성하기 위한 딜레이 로직이 구성되고, 모든 컬럼 제어부에 뱅크 선택신호 및 어드레스를 공급하기 위한 신호라인이 도 2와 같이 형성되어 레이아웃 면적을 증가시킨다.
셋째, 뱅크 선택여부와 상관없이 해당 컬럼 제어부의 내부 로직회로들이 동작하므로 불필요한 전류소모가 발생한다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 뱅크 제어를 위한 타이밍 마진 확보가 용이하고, 레이아웃을 감소시키며, 소비전류 또한 감소시킬 수 있도록 한 반도체 메모리의 뱅크 제어장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 뱅크 제어장치는 복수개의 뱅크, 뱅크 선택신호 및 제 1 어드레스를 생성하여 출력하는 주변회로, 및 상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 보정한 제 2 어드레스를 생성하여 상기 복수개의 뱅크 중에서 상기 뱅크 선택신호에 따른 뱅크로 출력하는 뱅크 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 뱅크 제어장치는 각각 복수개의 뱅크(Bank)로 이루어진 복수개의 뱅크 영역, 뱅크 선택신호 및 제 1 어드레스를 생성하여 출력하는 주변회로, 및 상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 보정한 제 2 어드레스를 생성하여 상기 각 뱅크 영역의 복수개의 뱅크 중에서 상기 뱅크 선택신호에 따른 뱅크로 출력하는 복수개의 뱅크 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 뱅크 제어방법은 뱅크 선택신호 및 제 1 어드레스를 생성하는 주변 회로부, 컬럼 제어부 및 뱅크 제어부를 갖는 반도체 메모리의 뱅크 제어방법에 있어서, 상기 뱅크 제어부가 상기 뱅크 선택신호에 따라 상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 보정하여 제 2 어드레스를 생성하는 단계, 상기 제 2 어드레스를 상기 뱅크 선택신호에 따라 출력하는 단계, 및 상기 컬럼 제어부가 상기 제 2 어드레스에 따라 뱅크를 제어하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 뱅크 제어장치 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 뱅크 제어장치의 구성을 나타낸 블 록도, 도 4는 본 발명에 따른 반도체 메모리의 뱅크 제어장치의 레이아웃도, 도 5는 도 3의 제 1 뱅크 제어부의 구성을 나타낸 블록도, 도 6은 도 5의 뱅크 0 선택부의 구성을 나타낸 회로도이다.
본 발명에 따른 반도체 메모리의 뱅크 제어장치는 도 3에 도시된 바와 같이,
제 1 내지 제 4 뱅크 영역(100 ~ 400), 뱅크 선택신호(casp8<0:3>) 및 제 1 어드레스(gay<2:9>) 즉, 컬럼 어드레스를 생성하여 출력하는 주변 회로부(50), 상기 제 1 내지 제 4 뱅크 영역(100 ~ 400) 각각에 대해 상기 제 1 어드레스(gay<2:9>)를 뱅크 제어 타이밍에 맞도록 보정한 제 2 어드레스(bay<2:9>)를 생성하여 복수개의 뱅크(뱅크 0 ~ 뱅크 3) 중에서 상기 뱅크 선택신호(casp8<0:3>)에 따른 뱅크를 제어하는 컬럼 제어부로 출력하는 복수개의 뱅크 제어부(500 ~ 800)를 포함한다. 이때 제 1 어드레스(gay<2:9>) 및 제 2 어드레스(bay<2:9>)는 뱅크의 소정 컬럼을 선택하기 위한 컬럼 어드레스이다. 또한 도 3의 구성의 레이아웃이 도 4에 도시되어 있다.
상기 제 1 내지 제 4 뱅크 영역(100 ~ 400)의 구성은 모두 동일하다. 따라서 그 중에서 제 1 뱅크 영역(100)의 구성을 살펴보면, 복수개의 뱅크(뱅크 0 ~ 뱅크 3)와 각 뱅크를 제어하는 컬럼 제어부(110 ~ 140)를 포함한다. 단, 컬럼 제어부(110 ~ 140)는 제 2 어드레스(bay<2:9>)를 생성하지 않으므로 그에 따른 낸드 로직 및 딜레이 구성 등을 삭제할 수 있다. 물론 종래의 구성을 이용하고 해당 기능을 디스에이블시키는 것도 가능하다.
상기 복수개의 뱅크 제어부(500 ~ 800)는 도 4에 도시된 바와 같이, 제 1 뱅 크 영역(100) 내지 제 4 뱅크 영역(400) 각각에 대해 복수개의 뱅크간의 경계 영역에 형성된다. 물론 제 1 뱅크 영역(100) 내지 제 4 뱅크 영역(400) 외부에 형성하는 것도 가능하지만, 신호선 배선 등의 측면을 고려할 때 뱅크간의 경계 영역에 형성하는 것이 바람직하다. 또한 상기 복수개의 뱅크 제어부(500 ~ 800)는 모두 동일하게 구성되므로 그 중에서 뱅크 제어부(500)의 구성을 설명하기로 한다.
상기 뱅크 제어부(500)는 도 5에 도시된 바와 같이, 제 1 어드레스(gay<2:9>)의 전체 비트 중에서 자신에 해당하는 제 1 어드레스 비트를 입력받아 뱅크 제어 타이밍에 맞도록 보정하여 제 2 어드레스 비트를 생성하고 이를 상기 복수개의 뱅크(뱅크 0 ~ 뱅크 3) 중에서 상기 뱅크 선택신호(casp8<0:3>)에 따른 뱅크로 출력하는 제 1 어드레스(gay<2:9>)의 전체 비트 수 만큼의 제어부를 포함한다. 이때 모든 제어부는 입력되는 어드레스 비트가 다를 뿐, 구성은 동일하므로 제 1 어드레스(gay<2:9>)의 전체 비트 중에서 gay<2>를 입력받는 제어부(510)의 내부 구성을 살펴보기로 한다.
상기 제어부(510)는 뱅크 선택신호(casp8<0:3>)의 각 비트에 따라 상기 gay<2>의 타이밍을 보정하여 제 2 어드레스 비트 즉, bay<2>를 생성하고 이를 자신과 연결된 컬럼 제어부(110 ~ 140)로 각각 출력하는 뱅크 0 선택부(511), 뱅크 1 선택부(512), 뱅크 2 선택부(513), 및 뱅크 3 선택부(514)를 포함한다. 이때 뱅크 0 선택부(511), 뱅크 1 선택부(512), 뱅크 2 선택부(513), 및 뱅크 3 선택부(514)는 입력되는 뱅크 선택신호(casp8<0:3>)의 비트가 다를 뿐, 구성은 동일하므로 뱅크 0 선택부(511)의 내부 구성을 살펴보기로 한다.
상기 뱅크 0 선택부(511)는 입력된 뱅크 선택신호 비트 즉, casp8<0>에 따라 상기 제 1 어드레스 비트 즉, gay<2>의 입력여부를 판단하는 판단부(511-1), 상기 casp8<0>에 따라 상기 판단부(511-1)를 통해 입력된 gay<2>를 래치하여 제 2 어드레스 비트 즉, bay<2>를 생성하거나, 자신의 출력을 소정 레벨로 고정시키는 래치부(511-2), 및 상기 래치부(511-2)에서 생성된 bay<2>를 외부로 출력하는 출력부(511-3)를 포함한다.
상기 판단부(511-1)는 casp8<0>를 입력받는 제 1 인버터(IV11), 상기 제 1 인버터(IV11)의 출력을 입력받는 제 2 인버터(IV12), 입력단에 gay<2>가 입력되고, 제 1 제어단에 상기 제 1 인버터(IV11)의 출력이 입력되고, 제 2 제어단에 상기 제 2 인버터(IV12)의 출력이 입력되는 제 1 패스 게이트(PG1), 및 상기 제 1 인버터(IV11)의 출력단과 상기 제 1 패스 게이트(PG1)의 제 1 제어단 사이에 연결된 제 2 패스 게이트(PG2)를 포함한다.
상기 래치부(511-2)는 상기 판단부(511-1)의 출력을 인버팅하는 제 3 인버터(IV13), 및 상기 casp8<0>에 따라 상기 제 3 인버터(IV13)의 출력을 반전시켜 상기 제 3 인버터(IV13)의 입력단으로 출력하는 제 4 인버터(IV14)를 포함한다. 이때 제 4 인버터(IV14)는 전원단과 접지단 사이에 연결된 제 1 내지 제 4 트랜지스터(M1 ~ M4)를 포함하고, 상기 제 1 트랜지스터(M1)와 제 4 트랜지스터(M4)의 게이트가 상기 출력부(511-3)에 공통 연결되고, 상기 제 2 트랜지스터(M2)와 제 3 트랜지스터(M3)의 연결노드가 상기 판단부(511-1)의 출력단과 연결된다.
상기 출력부(511-3)는 상기 래치부(511-2)의 출력을 버퍼링하기 위한 제 5 내지 제 7 인버터(IV15 ~ IV17)를 포함한다. 이때 인버터의 수는 출력부(511-3)에서 해당 컬럼 제어부까지의 신호라인 길이에 따라 달라질 수 있다.
이와 같이 구성된 본 발명에 따른 실시예의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 도 3에 도시된 모든 뱅크 제어부(500 ~ 800)의 동작은 동일하므로 그 중에서 뱅크 제어부(500)에 따른 본 발명의 동작을 설명하기로 한다.
먼저, 주변회로부(50)는 뱅크 선택신호(casp8<0:3>) 및 제 1 어드레스(gay<2:9>)를 생성하여 출력한다. 이때 뱅크 선택신호 casp8<0:3>은 선택된 뱅크에 해당하는 비트만 펄스 신호가 입력되고 그 이외의 비트는 로우로 고정되는 신호이다.
따라서 도 5에 도시된 제어부(510)의 뱅크 0 선택부(511)는 뱅크 선택신호(casp8<0:3>) 중에서 자신에 해당하는 비트인 casp8<0>가 하이인 경우, 제 1 어드레스(gay<2:9>) 중에서 자신에 해당하는 비트인 gay<2>를 입력받아 제 2 어드레스 비트인 bay<2>를 생성하고 도 3의 컬럼 제어부(110)로 출력하고 래치시킨다. 한편, casp8<0>가 로우인 경우, 출력단을 소정 레벨(예를 들어, 로우 레벨)로 고정시켜 제 2 어드레스 출력을 차단한다.
즉, 도 6에 도시된 바와 같이, casp8<0>가 하이인 구간동안, 제 1 인버터(IV11) 및 제 2 패스 게이트(PG2)를 통해 노드 A의 로우 레벨이 제 1 패스 게이트(PG1)의 제 1 제어단에 입력되고, 제 2 인버터(IV12)를 통해 노드 B의 하이 레벨이 제 1 패스 게이트(PG1)의 제 2 제어단에 입력되므로 제 1 패스 게이트(PG1)가 온 되어 gay<2>가 입력된다. 이때 노드 A는 로우, 노드 B는 하이이므로 래치부(511-2) 의 제 4 인버터(IV14)가 동작하지 않고, 출력부(511-3)의 제 5 내지 제 7 인버터(IV15 ~ IV17)를 통해 제 2 어드레스 비트인 bay<2>가 출력된다.
이어서 상기 casp8<0>가 로우인 구간동안, 제 1 패스 게이트(PG1)가 오프되고, 상기 노드 A는 하이, 노드 B는 로우가 되어, 제 4 인버터(IV14)가 동작하게 되고, 그에 따라 상기 casp8<0>가 로우인 구간동안 제 1 패스 게이트(PG1)를 통해 입력된 어드레스가 래치된다.
이때 종래에는 어드레스를 지연시켜 타이밍 마진(Timing Margin)을 확보하였지만, 본 발명은 새로운 어드레스가 입력되기 전까지 현재 어드레스를 래치하는 방식으로 타이밍 마진을 확보한다.
한편, 상술한 바와 같이, casp8<0>는 선택되지 않은 비트일 경우 동작초기부터 로우가 유지된다. 이때 노드 A는 하이, 노드 B는 로우가 되어 제 1 패스 게이트(PG1)는 오프 상태를 유지하고, 래치부(511-2)와 상기 판단부(511-1)는 플로팅(Floating)상태가 된다. 따라서 제 4 인버터(IV14)의 입력 레벨이 정해지지 않아 그 출력 레벨 또한 불안정한 상태인데, 제 4 인버터(IV14)가 노드 A의 하이에 의해 제 3 트랜지스터(M3)가 온 되어 접지 레벨을 제 3 인버터(IV13)의 입력단으로 출력하므로 출력부(511-3)의 출력 레벨이 로우로 고정된다. 즉, 제 4 인버터(IV14)는 casp8<0>가 선택된 비트일 경우 래치의 역할을 수행하고, casp8<0>가 선택되지 않은 비트일 경우 출력레벨을 소정 레벨로 고정시켜 안정화시키는 역할을 수행한다.
이와 동시에 뱅크 1 선택부(512), 뱅크 2 선택부(513), 및 뱅크 3 선택부(514) 또한 casp8<1:3> 각각에 따라 상기 뱅크 0 선택부(511)와 동일한 동작을 수 행한다. 그리고 도 5에 도시된 제 1 어드레스(gay<3:9>) 각각에 따른 제어부들 또한 상기 제어부(510)와 동일한 동작을 수행한다.
이어서 컬럼 제어부(110 ~ 140) 중에서 제 2 어드레스(bay<2:9>)가 입력되는 컬럼 제어부가 상기 제 2 어드레스(bay<2:9>)를 이용하여 해당 뱅크의 데이터 입출력을 제어한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 뱅크 제어장치 및 방법은 다음과 같은 효과가 있다.
첫째, 어드레스를 래치하는 방식으로 타이밍 마진을 확보하므로 타이밍 마진 확보가 용이하여 어드레스 생성오류를 완벽하게 방지할 수 있으며, 타이밍 마진 확보가 용이하므로 고주파 시스템 등에도 적용할 수 있다.
둘째, 도 4와 같이, 컬럼 제어부의 딜레이 로직 및 연관 로직, 및 컬럼 제어부에 뱅크 선택신호를 공급하기 위한 신호라인이 삭제되어 레이아웃 면적을 최소화 할 수 있다.
셋째, 컬럼 제어부 내부에서 타이밍 마진 확보를 위한 로직회로의 동작이 필요없으므로 소비전류를 감소시킬 수 있다.

Claims (27)

  1. 복수개의 뱅크;
    뱅크 선택신호 및 제 1 어드레스를 생성하여 출력하는 주변회로; 및
    상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 보정한 제 2 어드레스를 생성하여 상기 복수개의 뱅크 중에서 상기 뱅크 선택신호에 따른 뱅크로 출력하는 뱅크 제어수단을 포함하는 반도체 메모리의 뱅크 제어장치.
  2. 제 1 항에 있어서,
    상기 제 2 어드레스에 따라 자신에 해당하는 뱅크의 데이터 입출력을 제어하는 컬럼 제어수단을 더 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  3. 제 1 항에 있어서,
    상기 뱅크 제어수단은 복수개의 제 1 어드레스 비트 중에서 자신에 해당하는 제 1 어드레스 비트를 입력받아 뱅크 제어 타이밍에 맞도록 보정하여 제 2 어드레스 비트를 생성하고 이를 상기 복수개의 뱅크 중에서 상기 뱅크 선택신호에 따른 뱅크로 출력하는 복수개의 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  4. 제 3 항에 있어서,
    상기 제어부는 복수개의 뱅크 선택신호 비트 중에서 자신에게 입력된 비트에 따라 상기 제 1 어드레스 비트의 타이밍을 보정하여 제 2 어드레스 비트를 생성하고 이를 자신과 연결된 뱅크로 출력하는 복수개의 뱅크 선택부를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  5. 제 4 항에 있어서,
    상기 뱅크 선택부는 입력된 뱅크 선택신호 비트에 따라 상기 제 1 어드레스 비트의 입력여부를 판단하는 판단부,
    상기 뱅크 선택신호 비트에 따라 상기 판단부를 통해 입력된 제 1 어드레스 비트값을 래치하여 제 2 어드레스 비트를 생성하거나, 자신의 출력을 소정 레벨로 고정시키는 래치부, 및
    상기 래치부에서 생성된 제 2 어드레스 비트를 외부로 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  6. 제 5 항에 있어서,
    상기 판단부는
    상기 뱅크 선택신호 비트를 입력받는 제 1 인버터,
    상기 제 1 인버터의 출력을 입력받는 제 2 인버터, 및
    입력단에 상기 제 1 어드레스 비트가 입력되고, 제 1 제어단에 상기 제 1 인 버터의 출력이 입력되고, 제 2 제어단에 상기 제 2 인버터의 출력이 입력되는 전달소자를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  7. 제 6 항에 있어서,
    상기 제 1 인버터의 출력단과 상기 전달소자의 제 1 제어단 사이에 연결된 전달소자를 더 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  8. 제 7 항에 있어서,
    상기 전달소자는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  9. 제 5 항에 있어서,
    상기 래치부는 상기 판단부의 출력을 인버팅하는 제 1 인버터, 및
    상기 뱅크 선택신호에 따라 상기 제 1 인버터의 출력을 반전시켜 상기 제 1 인버터의 입력단으로 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  10. 제 9 항에 있어서,
    상기 제 2 인버터는 전원단과 접지단 사이에 연결된 제 1 내지 제 4 트랜지스터를 포함하고, 상기 제 1 트랜지스터와 제 4 트랜지스터의 게이트가 상기 출력 부에 공통 연결되고, 상기 제 2 트랜지스터와 제 3 트랜지스터의 연결노드가 상기 판단부의 출력단과 연결되는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  11. 제 5 항에 있어서,
    상기 출력부는 버퍼인 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  12. 제 11 항에 있어서,
    상기 버퍼는 신호라인의 길이에 따라 정해진 수 만큼의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  13. 제 1 항에 있어서,
    상기 뱅크 제어수단은 메모리 영역에 형성됨을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  14. 제 13 항에 있어서,
    상기 메모리 영역은 상기 복수개의 뱅크간의 경계 영역인 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  15. 각각 복수개의 뱅크(Bank)로 이루어진 복수개의 뱅크 영역;
    뱅크 선택신호 및 제 1 어드레스를 생성하여 출력하는 주변회로; 및
    상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 보정한 제 2 어드레스를 생성하여 상기 각 뱅크 영역의 복수개의 뱅크 중에서 상기 뱅크 선택신호에 따른 뱅크로 출력하는 복수개의 뱅크 제어수단을 포함하는 반도체 메모리의 뱅크 제어장치.
  16. 제 15 항에 있어서,
    상기 제 2 어드레스에 따라 자신에 해당하는 뱅크의 데이터 입출력을 제어하는 컬럼 제어수단을 더 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  17. 제 15 항에 있어서,
    상기 뱅크 제어수단은 복수개의 뱅크 선택신호 비트 중에서 자신에게 입력된 비트에 따라 상기 제 1 어드레스 비트의 타이밍을 보정하여 제 2 어드레스 비트를 생성하고 이를 자신과 연결된 뱅크로 출력하는 복수개의 뱅크 선택부를 포함하는 제어부를 복수개 구비하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  18. 제 17 항에 있어서,
    상기 뱅크 선택부는 입력된 뱅크 선택신호 비트에 따라 상기 제 1 어드레스 비트의 입력여부를 판단하는 판단부,
    상기 뱅크 선택신호 비트에 따라 상기 판단부를 통해 입력된 제 1 어드레스 비트값을 래치하여 제 2 어드레스 비트를 생성하거나, 자신의 출력을 소정 레벨로 고정시키는 래치부, 및
    상기 래치부에서 생성된 제 2 어드레스 비트를 외부로 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  19. 제 18 항에 있어서,
    상기 판단부는
    상기 뱅크 선택신호 비트를 입력받는 제 1 인버터,
    상기 제 1 인버터의 출력을 입력받는 제 2 인버터,
    입력단에 상기 제 1 어드레스 비트가 입력되고, 제 1 제어단에 상기 제 1 인버터의 출력이 입력되고, 제 2 제어단에 상기 제 2 인버터의 출력이 제 1 패스 게이트, 및
    상기 제 1 인버터의 출력단과 상기 제 1 패스 게이트의 제 1 제어단 사이에 연결된 제 2 패스 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  20. 제 18 항에 있어서,
    상기 래치부는 상기 판단부의 출력을 인버팅하는 제 1 인버터, 및
    전원단과 접지단 사이에 연결된 제 1 내지 제 4 트랜지스터를 포함하고, 상기 제 1 트랜지스터와 제 4 트랜지스터의 게이트가 상기 출력부에 공통 연결되고, 상기 제 2 트랜지스터와 제 3 트랜지스터의 연결노드가 상기 판단부의 출력단과 연결된 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  21. 제 18 항에 있어서,
    상기 출력부는 복수개의 인버터로 이루어진 버퍼인 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  22. 제 15 항에 있어서,
    상기 뱅크 제어수단은 상기 각 뱅크 영역의 복수개의 뱅크간의 경계 영역에 형성됨을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  23. 제 1 항 또는 제 15 항에 있어서,
    상기 제 1 어드레스는 컬럼 어드레스이고, 상기 제 2 어드레스는 상기 제 1컬럼 어드레스를 래치시킨 컬럼 어드레스인 것을 특징으로 하는 반도체 메모리의 뱅크 제어장치.
  24. 뱅크 선택신호 및 제 1 어드레스를 생성하는 주변 회로부, 컬럼 제어부 및 뱅크 제어부를 갖는 반도체 메모리의 뱅크 제어방법에 있어서,
    상기 뱅크 제어부가 상기 뱅크 선택신호에 따라 상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 보정하여 제 2 어드레스를 생성하는 단계;
    상기 제 2 어드레스를 상기 뱅크 선택신호에 따라 출력하는 단계; 및
    상기 컬럼 제어부가 상기 제 2 어드레스에 따라 뱅크를 제어하는 단계를 포함하는 반도체 메모리의 뱅크 제어방법.
  25. 제 24 항에 있어서,
    상기 뱅크 제어부가 상기 뱅크 선택신호에 따라 상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 보정하여 제 2 어드레스를 생성하는 단계는
    상기 제 1 어드레스를 뱅크 제어 타이밍에 맞도록 소정시간 지연시켜 제 2 어드레스를 생성하는 단계임을 특징으로 하는 반도체 메모리의 뱅크 제어방법.
  26. 제 24 항에 있어서,
    상기 제 2 어드레스를 상기 뱅크 선택신호에 따라 출력하는 단계는
    상기 제 2 어드레스를 상기 뱅크 선택신호에 따라 인에이블시켜야할 뱅크에 해당하는 컬럼 제어부로 출력하고, 그 이외의 컬럼 제어부와 연결된 제 2 어드레스 라인을 소정 레벨로 유지시키는 단계임을 특징으로 하는 반도체 메모리의 뱅크 제어방법.
  27. 제 24 항에 있어서,
    상기 제 1 어드레스는 컬럼 어드레스이고, 상기 제 2 어드레스는 상기 제 1어드레스를 래치시킨 컬럼 어드레스인 것을 특징으로 하는 반도체 메모리의 뱅크 제어방법.
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