KR20090059687A - 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성회로 - Google Patents

반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성회로 Download PDF

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KR20090059687A
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Abstract

본 발명의 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는, 리드 커맨드 신호, 라이트 커맨드 신호 및 복수 개의 카스 레이턴시 신호에 응답하여 셋트 신호, 주변 회로용 리셋 신호 및 코어 회로용 컬럼 어드레스 인에이블 신호를 생성하는 코어 회로용 신호 생성 수단; 및 상기 셋트 신호 및 상기 주변 회로용 리셋 신호에 응답하여 주변 회로용 컬럼 어드레스 인에이블 신호를 생성하는 주변 회로용 신호 생성 수단;을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 코어 회로, 주변 회로

Description

반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로{Column Address Enable Signal Generation Circuit in Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로에 관한 것으로, 보다 상세하게는 데이터 입출력 구간을 정의하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 코어 회로(Core Circuit) 영역과 주변 회로(Peripheral Circuit) 영역으로 구분된다. 상기 코어 회로 영역은 수많은 메모리 셀을 구비하는 영역으로서, 어드레스의 제어에 따라 각 메모리 셀에 데이터를 입출력하기 위한 각종 보조 회로들을 포함한다. 그리고 상기 주변 회로 영역은 상기 코어 회로 영역의 동작을 지원하기 위한 영역으로서, 커맨드와 어드레스의 지시에 따라 상기 코어 회로 영역의 특정 동작의 구간을 정의하고, 상기 코어 회로 영역과 데이터 입출력 버퍼의 동작을 연동시키기 위한 각종 회로 구성을 포함한다.
한편, 반도체 메모리 장치는 리드(Read) 커맨드와 라이트(Write) 커맨드에 응답하여 컬럼 어드레스 인에이블 신호를 생성하는 컬럼 어드레스 인에이블 신호 생성 회로를 구비한다. 상기 컬럼 어드레스 인에이블 신호는 코어 회로 영역 내에 서 뱅크 액티브 신호의 지시에 따라 임의의 메모리 뱅크에 전달되고, 데이터 입출력 센스 앰프 또는 라이트 드라이버와 글로벌 입출력 라인 간의 데이터 입출력 동작 구간을 정의하는 기능을 수행한다. 또한 상기 컬럼 어드레스 인에이블 신호는 주변 회로 영역에도 전달되며, 컬럼 어드레스의 지시에 따라 데이터 출력단의 파이프 래치의 동작 구간을 정의하는 기능 또한 수행한다.
이와 같이, 종래의 코어 회로 영역과 주변 회로 영역은 상기 컬럼 어드레스 인에이블 신호를 이용하여 각각의 동작을 수행하였다. 최근의 반도체 메모리 장치는 점점 고속화 구현되고 있고, 이에 따라 주변 회로 영역의 파이프 래치가 데이터를 래치하는 시간의 마진은 감소하고 있다. 그러나 종래의 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는 코어 회로 영역과 주변 회로 영역에 동일한 형태의 컬럼 어드레스 인에이블 신호를 공급하였고, 따라서 고속 동작시 주변 회로 영역의 파이프 래치의 동작의 안정성은 점점 저하되고 있다. 이처럼 종래의 반도체 메모리 장치는 코어 회로 영역과 주변 회로 영역의 동작 특성을 고려하지 않고 컬럼 어드레스 인에이블 신호를 활용하였고, 이에 따라 안정적인 고속 동작을 구현하기에 용이하지 않다는 문제점을 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 코어 회로와 주변 회로의 동작 특성에 맞도록 컬럼 어드레스 인에이블 신호를 독립적으로 생성하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 고속 동작시 주변 회로 영역의 안정적인 데이터 출력 동작 동작을 지원하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는, 리드 커맨드 신호, 라이트 커맨드 신호 및 복수 개의 카스 레이턴시 신호에 응답하여 셋트 신호, 주변 회로용 리셋 신호 및 코어 회로용 컬럼 어드레스 인에이블 신호를 생성하는 코어 회로용 신호 생성 수단; 및 상기 셋트 신호 및 상기 주변 회로용 리셋 신호에 응답하여 주변 회로용 컬럼 어드레스 인에이블 신호를 생성하는 주변 회로용 신호 생성 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는, 리드 커맨드와 라이트 커맨드의 입력에 응답하여 인에이블 되는 코어 회로용 컬럼 어드레스 인에이블 신호를 생성하는 코어 회로용 신호 생성 수단; 및 상기 리드 커맨드와 상기 라이트 커맨드의 입력에 응답하여 인에이블 되고, 고속 동작 여부에 따라 인에이블 구간의 길이가 결정되는 주변 회로용 컬럼 어드레스 인에이블 신호를 생성하는 주변 회로용 신호 생성 수단;을 포함하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는, 코어 회로용 컬럼 어드레스 인에이블 신호와 주변 회로용 컬럼 어드레스 인에이블 신호를 분리하여 생성함으로써, 코어 회로 영역과 주변 회로 영역의 동작 특성을 고려하여 각각의 데이터 입출력 동작을 제어하는 효과가 있다.
또한 본 발명의 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는, 고속 동작시에는 주변 회로용 컬럼 어드레스 인에이블 신호의 펄스 폭을 감소시킴으로써, 파이프 래치 동작을 위한 시간 마진을 확보하여 안정적인 데이터 출력 동작을 지원하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는, 리드 커맨드 신호(irdp), 라이트 커맨드 신 호(iwtp) 및 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)에 응답하여 셋트 신호(set), 주변 회로용 리셋 신호(perirst) 및 코어 회로용 컬럼 어드레스 인에이블 신호(cae_core)를 생성하는 코어 회로용 신호 생성 수단(10); 및 상기 셋트 신호(set) 및 상기 주변 회로용 리셋 신호(perirst)에 응답하여 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)를 생성하는 주변 회로용 신호 생성 수단(20);을 포함한다.
여기에서 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)는 상기 반도체 메모리 장치가 고속 동작을 수행한다는 것을 지시하는 신호이다. 즉, 일반적으로 상기 반도체 메모리 장치의 카스 레이턴시(CAS Latency)가 5 이상인 경우는 고주파의 클럭이 사용되는 경우이므로, 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)를 고속 동작과 저속 동작을 구분하는 기준으로서 활용할 수 있다. 카스 레이턴시의 길이가 5인 것이 반드시 고속 동작의 기준이 되는 것은 아니나, 여기에서는 예시적으로 이와 같이 가정하기로 한다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는 상기 코어 회로용 신호 생성 수단(10)과 상기 주변 회로용 신호 생성 수단(20)을 각각 구비하여, 상기 코어 회로용 컬럼 어드레스 인에이블 신호(cae_core)와 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)를 분리하여 생성한다. 이에 따라, 컬럼 어드레스 인에이블 신호의 생성 원리를 이원화시킴으로써, 각 회로 영역의 특성을 고려한 컬럼 어드레스 인에이블 신호의 활용이 가능하게 된다.
상기 주변 회로용 신호 생성 수단(20)은 상기 셋트 신호(set)와 상기 주변 회로용 리셋 신호(perirst)에 응답하여 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)를 생성한다. 이 때, 상기 코어 회로용 신호 생성 수단(10)은 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)에 응답하여 상기 주변 회로용 리셋 신호(perirst)의 인에이블 타이밍을 결정한다. 즉, 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>) 중 어느 하나의 신호가 인에이블 되어 고속 동작을 지시하면, 상기 코어 회로용 신호 생성 수단(10)은 상기 주변 회로용 리셋 신호(perirst)의 인에이블 타이밍을 빠르게 한다. 이처럼, 상기 주변 회로용 리셋 신호(perirst)의 인에이블 타이밍이 빨라지면, 상기 주변 회로용 신호 생성 수단(20)은 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)의 인에이블 구간의 길이를 감소시킨다. 따라서, 고속 동작시에는 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)의 인에이블 구간이 저속 동작시보다 좁은 형태로 구현되고, 주변 회로 영역의 파이프 래치의 동작에 있어서 보다 안정적인 시간 마진을 확보할 수 있다.
도 2는 도 1에 도시한 코어 회로용 신호 생성 수단의 상세 구성도이다.
도시한 바와 같이, 상기 코어 회로용 신호 생성 수단(10)은, 상기 리드 커맨드 신호(irdp)와 상기 라이트 커맨드 신호(iwtp)에 응답하여 셋트 신호(set)를 생성하는 셋트부(110); 상기 셋트 신호(set)와 코어 회로용 리셋 신호(corerst)에 응답하여 제 1 펄스 신호(pls1)를 생성하는 제 1 플립플롭부(120); 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)에 응답하여 상기 제 1 펄스 신호(pls1)를 지연 시켜 상기 코어 회로용 리셋 신호(corerst)와 상기 주변 회로용 리셋 신호(perirst)를 생성하는 리셋부(130); 및 상기 제 1 펄스 신호(pls1)를 지연시켜 상기 코어 회로용 컬럼 어드레스 인에이블 신호(cae_core)를 생성하는 제 1 지연부(140);를 포함한다.
여기에서, 상기 셋트부(110)는 상기 리드 커맨드 신호(irdp)를 입력 받는 제 1 인버터(IV1); 상기 라이트 커맨드 신호(iwtp)를 입력 받는 제 2 인버터(IV2); 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 1 지연기(DLY1); 및 상기 제 1 낸드게이트(ND1)의 출력 신호와 상기 제 1 지연기(DLY1)의 출력 신호를 입력 받아 상기 셋트 신호(set)를 출력하는 제 2 낸드게이트(ND2);를 포함한다.
상기 제 1 플립플롭부(120)는 상기 셋트 신호(set)와 제 4 낸드게이트(ND4)의 출력 신호를 입력 받아 상기 제 1 펄스 신호(pls1)를 출력하는 제 3 낸드게이트(ND3); 및 상기 제 1 펄스 신호(pls1)와 상기 코어 회로용 리셋 신호(core_rst)를 입력 받는 상기 제 4 낸드게이트(ND4);를 포함한다.
상기 제 1 지연부(140)는 고정적인 지연값을 갖는 일반적인 형태의 지연기인 제 2 지연기(DLY2)를 포함한다.
이와 같이 구성된 상기 코어 회로용 신호 생성 수단(10)에서, 상기 리드 커맨드 신호(irdp)와 상기 라이트 커맨드 신호(iwtp)는 하이 레벨(High Level)로 인에이블 되는 펄스 형태로 구현된다. 상기 리드 커맨드 신호(irdp) 또는 상기 라이 트 커맨드 신호(iwtp)가 인에이블 될 때마다, 상기 제 1 낸드게이트(ND1)는 하이 펄스 형태의 신호를 출력한다. 이후, 상기 제 2 낸드게이트(ND2)는 로우 레벨(Low Level)로 인에이블 되는 펄스 신호인 상기 셋트 신호(set)를 출력한다. 이 때, 상기 셋트 신호(set)는 상기 제 1 낸드게이트(ND1)의 출력 신호에 비해 좁은 펄스 폭을 가지며, 상기 셋트 신호(set)의 펄스 폭은 상기 제 1 지연기(DLY1)가 갖는 지연값에 의해 결정된다.
이후, 상기 제 1 플립플롭부(120)는 상기 셋트 신호(set)가 인에이블 되면 상기 제 1 펄스 신호(pls1)를 인에이블 시키고, 상기 코어 회로용 리셋 신호(corerst)가 인에이블 되면 상기 제 1 펄스 신호(pls1)를 디스에이블 시킨다. 상기 제 1 지연부(140)는 상기 제 1 펄스 신호(pls1)를 기 설정된 시간만큼 지연시켜 상기 코어 회로용 컬럼 어드레스 인에이블 신호(cae_core)로서 출력한다.
상기 리셋부(130)는 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)를 입력 받으나, 상기 코어 회로용 리셋 신호(corerst)의 생성시에는 이를 고려하지 않고, 상기 제 1 펄스 신호(pls1)를 고정적인 지연값으로 지연시키되 라이징 에지(Rising Edge)를 더 지연시키는 동작을 수행한다. 상기 코어 회로용 리셋 신호(corerst)는 로우 펄스 신호 형태로 구현되며, 상기 셋트 신호(set)와 같은 펄스 폭을 갖는 것이 바람직하다.
상기 리셋부(130)는 상기 주변 회로용 리셋 신호(perirst)의 생성시에는 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>) 중 어느 하나라도 인에이블 되었는지 여부에 따라 상기 제 1 펄스 신호(pls1)에 부여하는 지연 시간을 조정한다. 즉, 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)가 모두 디스에이블 되면, 상기 코어 회로용 리셋 신호(corerst)와 같은 방식으로 상기 주변 회로용 리셋 신호(perirst)를 생성하고, 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>) 중 어느 하나라도 인에이블 되면, 상기 제 1 펄스 신호(pls1)에 부여하는 지연 시간을 감소시켜 보다 빠른 인에이블 타이밍을 갖는 상기 주변 회로용 리셋 신호(perirst)를 생성한다.
이와 같은 상기 리셋부(130)에 대한 보다 상세한 설명은 이하의 도 3을 참조하기로 한다.
도 3은 도 2에 도시한 리셋부의 상세 구성도이다.
도시한 바와 같이, 상기 리셋부(130)는 상기 제 1 펄스 신호(pls1)에 대해 라이징 에지를 더 지연시키는 지연 동작을 수행하여 제 2 펄스 신호(pls2)를 생성하는 제 1 에지 지연부(132); 상기 제 2 펄스 신호(pls2)에 대해 라이징 에지를 더 지연시키는 동작을 수행하여 상기 코어 회로용 리셋 신호(corerst)를 생성하는 제 2 에지 지연부(134); 및 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>), 상기 제 2 펄스 신호(pls2) 및 상기 코어 회로용 리셋 신호(corerst)를 조합하여 상기 주변 회로용 리셋 신호(perirst)를 생성하는 신호 조합부(136);를 포함한다.
여기에서 상기 제 1 에지 지연부(132)는 게이트 단에 상기 제 1 펄스 신호(pls1)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1); 제 1 단이 상기 제 1 노드(N1)에 접속되는 제 1 저항(R1); 게이트 단에 상기 제 1 펄스 신호(pls1)가 입력되고 드레인 단이 상기 제 1 저항(R1)의 제 2 단에 접속되며 소스 단이 접지되는 제 2 트랜지스터(TR2); 및 상기 제 1 노드(N1)에 형성되는 전위를 반전 지연시켜 상기 제 2 펄스 신호(pls2)를 출력하는 반전 지연기(IDLY);를 포함한다.
그리고 상기 제 2 에지 지연부(134)는 게이트 단에 상기 제 2 펄스 신호(pls2)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 제 2 노드(N2)에 접속되는 제 3 트랜지스터(TR3); 제 1 단이 상기 제 2 노드(N2)에 접속되는 제 2 저항(R2); 게이트 단에 상기 제 2 펄스 신호(pls2)가 입력되고 드레인 단이 상기 제 2 저항(R2)의 제 2 단에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4); 및 상기 제 2 노드(N2)에 형성되는 전위를 반전 지연시켜 상기 코어 회로용 리셋 신호(corerst)를 출력하는 비반전 지연기(NIDLY);를 포함한다.
또한 상기 신호 조합부(136)는 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)를 각각 입력 받는 제 1 노어게이트(NR1); 상기 제 1 노어게이트(NR1)의 출력 신호를 입력 받는 제 3 인버터(IV3); 상기 제 3 인버터(IV3)의 출력 신호와 상기 제 2 펄스 신호(pls2)를 입력 받는 제 5 낸드게이트(ND5); 상기 제 5 낸드게이트(ND5)의 출력 신호를 입력 받는 제 4 인버터(IV4); 상기 제 1 노어게이트(NR1)의 출력 신호와 상기 코어 회로용 리셋 신호(corerst)를 입력 받는 제 6 낸드게이트(ND6); 상기 제 6 낸드게이트(ND6)의 출력 신호를 입력 받는 제 5 인버터(IV5); 상기 제 4 인버터(IV4)의 출력 신호와 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 제 2 노어게이트(NR2); 및 상기 제 2 노어게이트(NR2)의 출력 신호를 입력 받아 상기 주변 회로용 리셋 신호(perirst)를 출력하는 제 6 인버터(IV6); 를 포함한다.
상기 제 1 에지 지연부(132)에 상기 제 1 저항(R1)이 구비됨으로 인해, 상기 제 2 펄스 신호(pls2)는 상기 제 1 펄스 신호(pls1)에 비해 펄스 폭이 더 좁은 신호가 된다. 마찬가지로, 상기 제 2 에지 지연부(134)에 상기 제 2 저항(R2)이 구비됨으로 인해, 상기 코어 회로용 리셋 신호(corerst)는 상기 제 2 펄스 신호(pls2)에 비해 펄스 폭이 더 좁은 신호가 된다. 이 때, 상기 제 1 펄스 신호(pls1) 및 상기 제 2 펄스 신호(pls2)와는 달리, 상기 코어 회로용 리셋 신호(corerst)는 로우 펄스 신호로서 구현된다.
상기 신호 조합부(136)는 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)가 모두 디스에이블 되면, 상기 코어 회로용 리셋 신호(corerst)를 입력 받아 상기 주변 회로용 리셋 신호(perirst)로서 출력한다. 상기 신호 조합부(136)의 논리 소자들로 인해 신호 지연이 이루어지기는 하나, 실질적으로 큰 지연 시간이 부여되는 것은 아니므로, 이 경우 상기 코어 회로용 리셋 신호(corerst)와 상기 주변 회로용 리셋 신호(perirst)는 같은 신호인 것으로 보아도 무방하다. 반면에, 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>) 중 어느 하나의 신호라도 인에이블 되면, 상기 신호 조합부(136)는 상기 제 2 펄스 신호(pls2)를 입력 받아 상기 주변 회로용 리셋 신호(perirst)로서 출력한다.
이처럼, 상기 주변 회로용 리셋 신호(perirst)의 인에이블 타이밍은 상기 제 5 내지 제 7 카스 레이턴시 신호(cl<5:7>)의 인에이블 여부에 따라 변화하게 된다. 즉, 상기 주변 회로용 리셋 신호(perirst)는 저속 동작시에는 상기 코어 회로용 리 셋 신호(corerst)와 같은 인에이블 타이밍을 갖는 신호로서 구현되고, 고속 동작시에는 상기 코어 회로용 리셋 신호(corerst)보다 빠른 인에이블 타이밍을 갖는 신호로서 구현된다. 따라서, 고속 동작 여부에 따라 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)의 파형을 변경시킬 수 있게 된다.
도 4는 도 1에 도시한 주변 회로용 신호 생성 수단의 상세 구성도이다.
도시한 바와 같이, 상기 주변 회로용 신호 생성 수단(20)은, 상기 셋트 신호(set)와 상기 주변 회로용 리셋 신호(perirst)에 응답하여 제 3 펄스 신호(pls3)를 생성하는 제 2 플립플롭부(210); 및 상기 제 3 펄스 신호(pls3)를 지연시켜 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)를 생성하는 제 2 지연부(220);를 포함한다.
여기에서, 상기 제 2 플립플롭부(210)는 상기 셋트 신호(set)와 제 8 낸드게이트(ND8)의 출력 신호를 입력 받아 상기 제 3 펄스 신호(pls3)를 출력하는 제 7 낸드게이트(ND7); 및 상기 제 3 펄스 신호(pls3)와 상기 주변 회로용 리셋 신호(peri_rst)를 입력 받는 상기 제 8 낸드게이트(ND8);를 포함한다.
상기 제 2 지연부(220)는 고정적인 지연값을 갖는 일반적인 형태의 지연기인 제 3 지연기(DLY3)를 포함한다.
상기 제 2 플립플롭부(210)는 상기 셋트 신호(set)가 인에이블 되면 상기 제 3 펄스 신호(pls3)를 인에이블 시키고, 이후 상기 주변 회로용 리셋 신호(perirst)가 인에이블 되면 상기 제 3 펄스 신호(pls3)를 디스에이블 시킨다. 상기 제 2 지연부(220)는 상기 제 3 펄스 신호(pls3)를 기 설정된 시간만큼 지연시켜 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)로서 출력한다.
반도체 메모리 장치가 고속 동작을 수행하게 되면, 저속 동작시보다 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)의 인에이블 타이밍이 빨라지게 되므로, 이 경우에는 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)의 인에이블 구간이 짧아지게 된다. 따라서, 상기 주변 회로용 컬럼 어드레스 인에이블 신호(cae_peri)는 고속 동작시 주변 회로 내의 파이프 래치 동작의 시간 마진을 확보하는 데에 유용하게 활용되며, 보다 안정적인 데이터 출력 동작을 지원할 수 있다.
상술한 것과 같이, 본 발명의 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로는, 코어 회로용 컬럼 어드레스 인에이블 신호와 주변 회로용 컬럼 인에이블 신호 생성 회로를 구분하여 생성함으로써, 코어 회로 영역과 주변 회로 영역의 동작 특성을 고려하여 컬럼 어드레스 인에이블 신호를 공급할 수 있다. 따라서, 고속 동작 여부에 따라 주변 회로용 컬럼 어드레스 인에이블 신호의 인에이블 구간을 조정하는 것이 가능하며, 이에 따라 반도체 메모리 장치의 데이터 출력 동작의 안정성을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 코어 회로용 신호 생성 수단의 상세 구성도,
도 3은 도 2에 도시한 리셋부의 상세 구성도,
도 4는 도 1에 도시한 주변 회로용 신호 생성 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 코어 회로용 신호 생성 수단 20 : 주변 회로용 신호 생성 수단
110 : 셋트부 120 : 제 1 플립플롭부
130 : 리셋부 140 : 제 1 지연부
210 : 제 2 플립플롭부 220 : 제 2 지연부

Claims (12)

  1. 리드 커맨드 신호, 라이트 커맨드 신호 및 카스 레이턴시(CAS Latencly) 신호에 응답하여 셋트 신호, 주변 회로용 리셋 신호 및 코어 회로용 컬럼 어드레스 인에이블 신호를 생성하는 코어 회로용 신호 생성 수단; 및
    상기 셋트 신호 및 상기 주변 회로용 리셋 신호에 응답하여 주변 회로용 컬럼 어드레스 인에이블 신호를 생성하는 주변 회로용 신호 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 카스 레이턴시 신호는 카스 레이턴시가 소정값 이상이면 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 코어 회로용 신호 생성 수단은, 상기 카스 레이턴시 신호가 인에이블 되면 상기 카스 레이턴시 신호의 디스에이블시보다 상기 주변 회로용 리셋 신호의 인에이블 타이밍을 빠르게 하는 구성을 갖는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 코어 회로용 신호 생성 수단은,
    상기 리드 커맨드 신호와 상기 라이트 커맨드 신호에 응답하여 셋트 신호를 생성하는 셋트부;
    상기 셋트 신호와 코어 회로용 리셋 신호에 응답하여 제 1 펄스 신호를 생성하는 플립플롭부;
    상기 카스 레이턴시 신호에 응답하여 상기 제 1 펄스 신호를 지연시켜 상기 코어 회로용 리셋 신호와 상기 주변 회로용 리셋 신호를 생성하는 리셋부; 및
    상기 제 1 펄스 신호를 지연시켜 상기 코어 회로용 컬럼 어드레스 인에이블 신호를 생성하는 제 1 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 리셋부는,
    상기 제 1 펄스 신호의 라이징 에지를 더 지연시켜 제 2 펄스 신호를 생성하는 제 1 에지 지연부;
    상기 제 2 펄스 신호의 라이징 에지를 더 지연시켜 상기 코어 회로용 리셋 신호를 생성하는 제 2 에지 지연부; 및
    상기 카스 레이턴시 신호, 상기 제 2 펄스 신호 및 상기 코어 회로용 리셋 신호를 조합하여 상기 주변 회로용 리셋 신호를 생성하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  6. 제 3 항에 있어서,
    상기 주변 회로용 신호 생성 수단은, 상기 주변 회로용 리셋 신호의 인에이블 타이밍에 따라 상기 주변 회로용 컬럼 어드레스 인에이블 신호의 인에이블 구간을 변경하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  7. 제 6 항에 있어서,
    상기 주변 회로용 신호 생성 수단은,
    상기 셋트 신호와 상기 주변 회로용 리셋 신호에 응답하여 펄스 신호를 생성하는 플립플롭부; 및
    상기 펄스 신호를 지연시켜 상기 주변 회로용 컬럼 어드레스 인에이블 신호를 생성하는 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  8. 리드 커맨드와 라이트 커맨드의 입력에 응답하여 인에이블 되는 코어 회로용 컬럼 어드레스 인에이블 신호를 생성하는 코어 회로용 신호 생성 수단; 및
    상기 리드 커맨드와 상기 라이트 커맨드의 입력에 응답하여 인에이블 되고, 고속 동작 여부에 따라 인에이블 구간의 길이가 결정되는 주변 회로용 컬럼 어드레스 인에이블 신호를 생성하는 주변 회로용 신호 생성 수단;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  9. 제 8 항에 있어서,
    상기 고속 동작 여부는 카스 레이턴시가 소정값 이상이면 인에이블 되는 카스 레이턴시 신호의 인에이블 여부에 의해 규정되는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 코어 회로용 신호 생성 수단은,
    상기 리드 커맨드 신호와 상기 라이트 커맨드 신호에 응답하여 셋트 신호를 생성하는 셋트부;
    상기 셋트 신호와 코어 회로용 리셋 신호에 응답하여 제 1 펄스 신호를 생성하는 플립플롭부;
    상기 카스 레이턴시 신호에 응답하여 상기 제 1 펄스 신호를 지연시켜 상기 코어 회로용 리셋 신호와 상기 주변 회로용 리셋 신호를 생성하는 리셋부; 및
    상기 제 1 펄스 신호를 지연시켜 상기 코어 회로용 컬럼 어드레스 인에이블 신호를 생성하는 제 1 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 리셋부는,
    상기 제 1 펄스 신호의 라이징 에지를 더 지연시켜 제 2 펄스 신호를 생성하는 제 1 에지 지연부;
    상기 제 2 펄스 신호의 라이징 에지를 더 지연시켜 상기 코어 회로용 리셋 신호를 생성하는 제 2 에지 지연부; 및
    상기 카스 레이턴시 신호, 상기 제 2 펄스 신호 및 상기 코어 회로용 리셋 신호를 조합하여 상기 주변 회로용 리셋 신호를 생성하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 인에이블 신호 생성 회로.
  12. 제 10 항에 있어서,
    상기 주변 회로용 신호 생성 수단은,
    상기 셋트 신호와 상기 주변 회로용 리셋 신호에 응답하여 제 2 펄스 신호를 생성하는 플립플롭부; 및
    상기 제 2 펄스 신호를 지연시켜 상기 주변 회로용 컬럼 어드레스 인에이블 신호를 생성하는 제 2 지연부;
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