KR100596427B1 - 동작시 전류소모를 줄일 수 있는 반도체 메모리 장치 - Google Patents

동작시 전류소모를 줄일 수 있는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 스탠바이 모드에서 불필요한 전류소모를 줄일 수 있는 동기식 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 외부클럭을 입력받아 제1 내부클럭으로 출력하는 클럭리시버 수단; 상기 제1 내부클럭에 동기시켜 어드레스를 입력받아 래치하는 어드레스 래치수단; 상기 어드레스 래치수단에서 출력되는 로우어드레스를 래치하기 위한 로우어드레스 래치수단; 상기 제1 내부클럭을 입력받아 제2 내부클럭으로 출력하되, 넌 컬럼명령을 수행하는 동작에서는 상기 제2 내부클럭의 출력을 중단시키는 클럭신호 제어수단; 및 상기 제2 내부클럭에 응답하여 활성화되어, 상기 어드레스 래치수단에서 출력되는 컬럼어드레스를 카운팅하여 내부컬럼어드레스로 출력하기 위한 컬럼어드레스 제어수단을 구비하는 동기식 메모리 장치를 제공한다.
반도체, 메모리, 클럭, 컬럼어드레스, 로우어드레스, 뱅크.

Description

동작시 전류소모를 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING CURRENT CONSUMPTION IN OPERATION}
도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도.
도3는 도2에 도시된 클럭신호제어부를 나타내는 회로도.
도4는 클럭신호제어부의 동작을 나타내는 진리표.
도5는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 블럭구성도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 클럭리시버
200 : 클럭신호제어부
300 : 컬럼어드레스 제어부
400 : 어드레스 리시버
500 : 로우어드레스 래치부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 구동시의 전류소모를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(Double Data Rate,DDR) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출력핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
한편, 클럭신호를 입력받아 클럭에 동기되어 동작하는 동기식 메모리 장치는 외부에서 클럭신호를 입력받아 내부클럭신호로 전달하는 클럭리시버회로가 필요하며, 클럭리시버회로를 통해 출력되는 내부클럭신호에 모든 블럭들이 동기되어 동작하게 된다.
따라서 동기식 메모리 장치의 모든 내부블럭은 내부클럭신호가 입력되지 않으면 디스에이블상태가 되면, 내부클럭신호가 클럭킹되며 입력되어야 비로소 동기되면서 동작하게 되는 것이다.
도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 어드레스(A<0:13>)를 입력받아 메모리 장치의 내부로 전달하기 위한 어드레스 리시버(10)와, 클럭인에이블신호(CKE)에 인에이블되어 클럭신호(CK)를 입력받아 내부클럭(clk)을 출력하기 위한 클럭리시버(20)와, 어드레스 리시버(10)에 의해 전달된 어드레스(A2<0:13>)를 클럭신호에 동기시켜 래치하는 어드레스 래치부(30)와, 래치된 어드레스(A3<0:13>)가 로우어드레스인 경우에 이를 입력받아 내부로우어드레스(Row<0:12>)로 전달하는 로우어드레스 래치부(40)와, 래치된 어드레스(A3<0:13>)가 컬럼어드레스인 경우, 이를 입력받아 카운팅하여 내부컬럼어드레스(Col<0:9>)로 출력하는 컬럼어드레스 제어부(50)를 구비한다.
컬럼어드레스 제어부(50)는 래치된 어드레스(A3<0:13>)중 컬럼어드레스에 해당되는 비트수(여기서는 10비트)만 입력받으며, 카스레이턴시(CAS latency), 에디티브레이턴시(Additive latency)에 따라, 입력된 어드레스를 카운팅하고 지연시킨 다음 내부 컬럼어드레스 (Col<0:9>)출력하게 된다.
카스레이턴시(CL)라고 하는 것은 동기식 메모리 장치에서 리드 또는 라이트 명령어가 입력된 이후 데이터가 출력되기까지의 클럭수이며, 에디티브레이턴시(AL)는 액티브명령이 입력되어 액티브상태가 된 이후, 리드 또는 라이트 명령이 입력된 후에, 실제 리드 또는 라이트 명령에 대응하는 동작이 수행되기 까지의 시간을 말한다.
참고적으로 메모리 장치는 하나의 어드레스 경로를 이용하여 컬럼어드레스와 로우어드레스를 공통으로 입력받는데, 액티브명령과 함께 로우어드레스를 입력받고, 리드 또는 라이트명령과 함께 컬럼어드레스를 입력받고 있다. 여기서는 로우어드레스는 14비트인 경우이고, 컬럼어드레스는 10비트인 경우를 나타낸 것이다.
도1을 참조하여 종래기술에 의한 동기식 메모리 장치의 동작을 살펴본다.
먼저 동기식 메모리 장치의 동작상태를 살펴보면, 액티브명령과 로우어드레스가 입력되는 액티브상태, 데이터억세스를 위한 리드 또는 라이트명령과 컬럼어드레스가 입력되는 리드명령 또는 라이트명령상태, 데이터 억세스이후 프리차지명령이 입력되어 프리차지를 수행하는 프리차지상태등이 있다.
또한, 외부에서 명령이 입력되지 않는 파워다운(power-down) 모드와 스탠바이 모드가 있는데, 파워다운모드는 내부적으로 어떠한 동작도 하지 않게하여 소모되는 파워를 최소한으로 유지하는 상태이며, 스탠바이(stand-by) 모드는 차후에 명령을 입력받기 위한 준비상태로서 내부적으로 명령과 어드레스를 입력받기 위한 일련의 준비동작을 수행하는 과정에서 일정한 전류가 소모되는 상태이다.
먼저 파워다운모드에 대해 살펴보면, 클럭인에이블신호(CKE)가 비활성화상태로 입력되면, 동기식 메모리 장치는 내부적으로 어떠한 동작도 수행하지 않는 파워다운모드가 된다. 클럭리시버(20)는 클럭인에이블신호(CKE)에 의해 활성화되는 블럭이므로, 파워다운모드에서는 디스에이블상태를 유지하여 클럭신호가 입력되더라도 내부클럭(clk)를 출력하지 않는다. 따라서 파워다운모드가 유지되는 동안에는 내부클럭(clk)가 입력되지 않아서 동기식 메모리 장치의 모든 내부블럭(30,40,50)은 모두 디스에이블상태가 된다.
클럭인에이블신호(CKE)가 활성화상태로 입력되면, 파워다운 모드가 해제되고 메모리 장치가 동작을 시작하게 되는데, 이 때부터 클럭리시버(20)에서는 내부클럭을 출력하게 된다.
파워다운 모드가 해제된 이후에는 스탠바이 상태가 되거나, 바로 외부에서 액티브명령이 입력될 수 있다.
액티브명령이 입력되면, 그에 대응하여 로우어드레스가 입력되는데, 이 때 입력되는 로우어드레스를 어드레스 리시버(10)에서 입력받아 전달하면, 어드레스 래치부에서는 내부클럭(clk)에 동기시켜 래치한다. 이어서 로우어드레스 래치부(40)에서는 래치된 어드레스(A3<0:13>)를 입력받아 메모리셀어레이의 워드라인(미도시)을 선택하기 위한 내부로우어드레스(Row<0:13>)로 출력한다.
이어서 리드 또는 라이트 명령이 입력되고, 리드 또는 라이트 명령어 입력되면 컬럼어드레스가 어드레스 리시버(10)로 입력된다. 입력된 컬럼어드레스가 어드레스 리시버(10)에 의해 어드레스 래치부(30)로 출력된다. 어드레스 래치부(30)는 이를 내부클럭(clk)에 동기시켜 래치한다. 이어서 컬럼어드레스 제어부(50)는 래치된 컬럼어드레스(A3<0:13>, 여기서는 10비트의 신호를 내부클럭(clk)에 동기시켜 입력받아 카운팅한 다음 내부컬럼어드레스(Col<0:9>)로 출력한다.
내부컬럼어드레스(Col<0:9>)에 의해 메모리 셀어레이의 비트라인(미도시)이 선택이 된다. 내부로우어드레스(Row<0:13>)에 의해 선택된 워드라인과, 내부컬럼어드레스(Col<0:9>)에 의해 선택된 비트라인에 의해서 억세스될 단위셀이 정해진다. 리드명령이라면 정해진 단위셀의 데이터가 외부로 출력될 것이고, 라이트 명령이라면 외부에서 입력된 데이터가 정해진 단위셀에 저장될 것이다.
이어서 프리차지 명령이 입력되어 액티브명령과 리드/라이트 명령에 의해 활성화된 내부회로를 초기화시킨다.
계속해서 데이터를 억세스하기 위한 액티브명령이 입력되지 않으면, 메모리 장치는 스탠바이 상태로 진입하게 되는데, 이 때에는 전술한 바와 같이 스탠바이 상태는 파워다운모드 상태와는 달리 명령을 입력받기 위한 준비상태이기 때문에 내부회로는 정상적으로 동작을 하게된다.
즉, 클럭리시버(20)는 내부클럭(clk)을 내부블럭으로 출력하게 되고, 내부의 각 블럭을 내부클럭(clk)이 입력됨에 따라 정상적으로 동작하게 되는 것이다.
그러나, 스탠바이 모드 이후에는 액티브명령과 로우어드레스가 입력되기 때문에 내부적으로 로우어드레스 관련블럭(40)은 준비상태를 유지하고 있어야 하지만, 컬럼어드레스 관련블럭(50)은 준비상태를 유지하고 있지 않아도 된다.
액티브 명령이 입력된 이후에야 리드 또는 라이트 명령과 컬럼어드레스가 입 력되기 때문에, 스탠바이 모드에서는 컬럼어드레스는 준비상태를 유지하고 있지 안하도 되기 때문이다.
종래기술에 의한 메모리 장치는 스탠바이 모드에서도 컬럼어드레스 제어부(50)에 내부클럭(clk)가 입력됨으로서, 인에이블상태로 계속 유지하게 되는데, 이로 인하여 불필요한 전류소모가 생길 수 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 동작시에서 불필요한 전류소모를 줄일 수 있는 동기식 메모리 장치를 제공함을 목적으로 한다.
상기의 과제를 달성하기 위해 본 발명은 외부클럭을 입력받아 제1 내부클럭으로 출력하는 클럭리시버 수단; 상기 제1 내부클럭에 동기시켜 어드레스를 입력받아 래치하는 어드레스 래치수단; 상기 어드레스 래치수단에서 출력되는 로우어드레스를 래치하기 위한 로우어드레스 래치수단; 상기 제1 내부클럭을 입력받아 제2 내부클럭으로 출력하되, 넌 컬럼명령을 수행하는 동작에서는 상기 제2 내부클럭의 출력을 중단시키는 클럭신호 제어수단; 및 상기 제2 내부클럭에 응답하여 활성화되어, 상기 어드레스 래치수단에서 출력되는 컬럼어드레스를 카운팅하여 내부컬럼어드레스로 출력하기 위한 컬럼어드레스 제어수단을 구비하는 동기식 메모리 장치를 제공한다.
또한 본 발명은 외부클럭을 입력받아 제1 내부클럭과 제2 내부클럭을 출력하되, 넌-컬럼 명령을 수행하는 동작에서는 상기 제2 내부클럭를 출력시키지 않는 클럭리시버 수단; 상기 제1 내부클럭에 동기시켜 어드레스를 입력받아 래치하는 어드레스 래치수단; 상기 어드레스 래치수단에서 출력되는 로우어드레스를 래치하기 위한 로우어드레스 래치수단; 및 상기 제2 내부클럭에 응답하여 활성화되어, 상기 어드레스 래치수단에서 출력되는 컬럼어드레스를 카운팅하여 내부컬럼어드레스로 출력하기 위한 컬럼어드레스 제어수단을 구비하는 동기식 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도.
도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 외부클럭(CK)을 입력받아 제1 내부클럭(clk)으로 출력하는 클럭리시버(100)와, 어드레스(A<0:13>)를 입력받아 전달하는 어드레스 리시버(410)와, 어드레스 리시버(410)에 의해 전달된 어드레스(A2<0:13>)를 제1 내부클럭(clk)에 동기시켜 래치하기 위한 어드레스 래치부(420)와, 어드레스 래치부(420)에서 출력되는 로우어드레스(RA<0:13>)를 래치하여 내부로우어드레스(Row<0:13>)로 출력하기 위한 로우어드레스 래치부(500)와, 제1 내부클럭(clk)을 버퍼링하여 제2 내부클럭(clk_int)으로 출력하되, 스탠바이 모드에서는 제2 내부클럭(clk_int)의 출력을 중단시키는 클럭신호 제어부(300)와, 제2 내부클럭(clk_int)에 응답하여 활성화되어, 어드레스 래치부(420)에서 출력되는 컬럼어드레스(CA<0:9>)를 카운팅하여 내부컬럼어드레스(Col<0:9>)로 출력하기 위한 컬럼어드레스 제어부(300)를 구비한다. 여기서 클럭신호제어부(200)는 스탠바이 모드에서 모든 뱅크가 아이들(한 뱅크도 액티브되지 않은상태)상태일 때 하이가 되는 제어신호(all_bank_idle)에 응답하여 제2 클럭신호(clk_int)의 출력을 중단시키게 된다.
도3는 도2에 도시된 클럭신호제어부(200)를 나타내는 회로도이다.
도3을 참조하여 살펴보면, 클럭신호제어부(200)는 스탠바이 모드에서 하이레벨로 활성화되는 제어신호(all_bank_idle)를 반전하여 출력하는 인버터(I1)와, 인버터(I1)의 출력과 제1 내부클럭신호(clk)를 입력받는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력을 반전하여 제2 클럭신호(clk_int)로 출력하는 인버터(I2)를 구비한다.
도4는 클럭신호제어부의 동작을 나타내는 진리표이다.
이하에서는 도2 내지 도4를 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
동기식 메모리 장치의 동작상태를 크게 나누어보면, 전술한 바와 같이, 리프레쉬 동작 상태, 액티브상태, 리드 또는 라이트 명령상태, 프리차지상태등의 데이터 억세스를 위한 상태와, 데이터 억세스이후 명령을 대기하는 상태인 스탠바이 모드(프리차지 동작을 수행한 이후의 상태)와, 파워다운 모드가 있다. 또한, 메모리 장치의 초기동작시에 수행되는 MRS 셋팅, EMRS셋팅을 수행하는 초기 동작모드가 있 다. MRS 셋팅, EMRS셋팅은 메모리 장치의 동작중에 필요한 값(카스레이턴시, 버스트길이 등등)들을 셋팅하는 동작모드이다.
본 실시예에 따른 메모리 장치는 컬럼 어드레스가 사용되지 않는 넌 컬럼명령(NON-Column Command)을 수행하고 있을 때에는 컬럼어드레스 제어부등의 컬럼관련 블럭의 동작을 중단시키게 된다. 여기서 컬럼관련 블럭을 중단시키는 방법은 클럭신호의 입력을 중단시킴으로서 이루어진다.
여기서 컬럼어드레스가 사용되지 않는 넌-컬럼명령은 스탠바이(프리차지 동작을 수행한 상태)모드 상태, 액티브 상태, MRS, EMRS셋팅등의 초기셋팅 상태, 리프레쉬 동작상태 등이 있다.
파워다운모드에서는 클럭인에이블신호(CKE)가 비활성화 상태로 클럭리시버(100)로 입력되어, 클럭리시버(100)는 내부클럭을 출력하지 않는다. 따라서 모든 내부블럭은 디스에이블상태가 된다.
클럭인에이블신호(CKE)가 활성화상태로 입력되면, 파워다운 모드가 해제되고 메모리 장치가 동작을 시작하게 되는데, 이 때부터 클럭리시버(100)에서는 클럭신호(CK)를 버퍼링한 제1 내부클럭(clk)을 출력하게 된다. 파워다운 모드가 해제된 이후에는 스탠바이 상태가 되거나, 바로 외부에서 액티브명령이 입력되어 액티브상태가 될 수 있다.
액티브명령이 입력되면, 그에 대응하여 로우어드레스가 입력되는데, 이 때 입력되는 로우어드레스를 어드레스 리시버(410)에서 입력받아 전달하면, 어드레스 래치부에서는 제1 내부클럭(clk)에 동기시켜 래치한다. 이어서 로우어드레스 래치 부(420)에서는 래치된 어드레스(RA3<0:13>)를 입력받아 메모리셀어레이의 워드라인(미도시)을 선택하기 위한 내부로우어드레스(Row<0:13>)로 출력한다.
이어서 리드 또는 라이트 명령어 입력되고, 그에 대응하여 어드레스신호(A<0:13>)로 컬럼어드레스가 입력된다. 입력된 컬럼어드레스는 어드레스 리시버(410)에 의해 어드레스 래치부(420)로 전달된다. 어드레스 래치부(420)는 이를 제1 내부클럭(clk)에 동기시켜 래치한다.
한편, 클럭신호제어부(200)는 제1 내부클럭(clk)를 버퍼링하여 제2 내부클럭(clk_int)을 출력한다.
이어서 컬럼어드레스 제어부(300)는 래치된 컬럼어드레스(CA<0:9>)를 제2 내부클럭(clk_int)에 동기시켜 입력받아 카운팅한 다음 내부컬럼어드레스(Col<0:9>)로 출력한다. 내부컬럼어드레스(Col<0:9>)에 의해 메모리 셀어레이의 비트라인(미도시)이 선택이 된다. 내부로우어드레스(Row<0:13>)에 의해 선택된 워드라인과, 내부컬럼어드레스(Col<0:9>)에 의해 선택된 비트라인에 의해서 억세스될 단위셀이 정해진다. 리드명령이라면 정해진 단위셀의 데이터가가 외부로 출력될 것이고, 라이트 명령이라면 외부에서 입력된 데이터가 정해진 단위셀에 저장될 것이다.
한편, 스탠바이모드에서는 클럭리시버(100)에서는 제1 내부클럭(clk)을 어드레스 래치부로 출력하고, 클럭신호제어부(200)은 제1 내부클럭(clk)를 입력받되, 제2 클럭신호(clk_int)를 출력시키지 않는다.
따라서 컬럼어드레스 제어부(300)는 제2 클럭신호(clk_int)가 입력되지 않기 때문에 비활성화상태를 유지하게 된다.
클럭신호 제어부(200)의 동작을 살펴보면, 제1 내부클럭(clk)이 낸드게이트(ND1)로 입력이 되어도, 스탠바이 모드에서 하이레벨로 활성화되는 제어신호(all_bank_idle)에 의해 낸드게이트의 출력은 항상 하이레벨이 되고, 따라서 제2 내부클럭(clk_int)는 제1 내부클럭(clk)에 상관없이 항상 로우레벨을 유지하게 된다.
제어신호(all_bank_idle)는 전술한 넌-컬럼명령이 수행되는 동작상태일 때 활성화되어 입력되는 신호이다. 전술한 클럭신호 제어부(200)의 동작은 도4에 도시된 진리표에 잘 나타나 있는데, 디스에이블(disable) 상태는 제어신호(all_bank_idle)가 하이상태가 되면, 제1 내부클럭(clk)에 상관없이 제2 내부클럭(clk_int)는 비활성화상태로 출력되고, 이로 인하여 컬럼어드레스 제어부(300)가 넌 컬럼명령을 수행하는 동작에서는 비활성화 상태를 유지한다는 것을 의미한다.
넌 컬럼명령을 수행하는 동작중 스탠바이 동작의 일예를 살펴보면, 스탠바이동작이후에는 액티브신호가 입력이 되기 때문에 로우어드레스 관련 블럭은 준비상태를 유지해야 하나, 컬럼어드레스 관련블럭은 준비상태를 유지하지 않아도 된다.
따라서, 본 실시예에 따른 메모리 장치는 스탠바이 모드에서 컬럼어드레스 제어부를 디스에이블시키는 것이다. 액티브 신호가 입력되고 나서야 리드 또는 라이트 명령어와 함께 비로소 컬럼어드레스가 입력되기 때문이다. 또한, MRS 셋팅시나 리프레쉬 동작시에도 컬럼어드레스는 필요가 없기 때문에 본 실시예에 따른 메모리 장치는 컬럼어드레스 관련블럭을 디스에이블시게 된다.
이상에서 살펴본 바와 같이, 본 실시예에 의한 메모리 장치는 넌-컬럼명령을 수행하는 동작중에서는 컬럼어드레스 제어부(300)를 디스에이블시킴으로서, 불필요하게 낭비되던 전류를 줄일 수 있게 되었다.
또한 본 실시예에 따른 동기식 메모리 장치는 클럭신호를 제어하여 스탠바이 모드에서 컬럼어드레스 제어부(300)를 디스에이블시킴으로서, 종래의 각 블럭을 그대로 사용하면서 스탠바이 모드에서 소모되는 전류량을 줄일 수 있다. 본 실시예에 의해 추가되는 클럭신호제어부(200)는 3개의 로직을 구성되어 회로면적상 큰 부담을 주지 않는다.
도5는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 블럭구성도이다.
도5를 참조하여 살펴보면, 제2 실시예에 따른 메모리 장치는 외부클럭(CK)을 입력받아 제1 내부클럭(clk)과 제2 내부클럭(clk_int)을 출력하되, 제2 내부클럭(clk_int)은 스탠바이 모드에서는 출력하지 않는 클럭리시버(100')와, 어드레스(A<0:13>)를 입력받아 전달하는 어드레스 리시버(410)와, 어드레스 리시버(410)에 의해 전달된 어드레스(A2<0:13>)를 제1 내부클럭(clk)에 동기시켜 래치하기 위한 어드레스 래치부(420)와, 어드레스 래치부(420)에서 출력되는 로우어드레스(RA<0:13>)를 래치하여 내부로우어드레스(Row<0:13>)로 출력하기 위한 로우어드레스 래치부(500)와, 제2 내부클럭(clk_int)에 응답하여 활성화되어, 어드레스 래치부(420)에서 출력되는 컬럼어드레스(CA<0:9>)를 카운팅하여 내부컬럼어드레스(Col<0:9>)로 출력하기 위한 컬럼어드레스 제어부(300)를 구비한다.
제2 실시예에 따른 메모리 장치는 따로 클럭신호제어부를 구비하지 않고, 제1 클럭신호(clk)와 제2 클럭신호(clk_int)를 클럭리시버(100')에서 출력하는 것이 제1 실시예와 다른 점이다. 전체적인 동작은 제1 실시예에 따른 메모리 장치와 같으므로 동작에 관한 설명은 생략한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 넌-컬럼명령을 수행하는 동작시에 컬럼어드레스에 관련되는 블럭의 동작을 중지시킴으로서, 넌-컬럼명령을 수행하는 동작에서의 불필요하게 소모되는 전류를 감소시킬 수 있다. 넌-컬럼명령을 수행하는 동작에서의 전류소모량이 줄어들게 됨으로서, 저전력 반도체 메모리 장치의 개발에 유리하다.
또한 본 발명은 클럭신호만을 적절히 제어하여 넌-컬럼명령을 수행하는 동작에서의 소모전류를 크게 줄임으로서, 종래에 사용되던 모든 블럭을 그대로 사용할 수 있어 저전력 반도체 메모리 장치의 개발시간을 크게 단축시킬 수 있다.

Claims (5)

  1. 외부클럭을 입력받아 제1 내부클럭으로 출력하는 클럭리시버 수단;
    상기 제1 내부클럭에 동기시켜 어드레스를 입력받아 래치하는 어드레스 래치수단;
    상기 어드레스 래치수단에서 출력되는 로우어드레스를 래치하기 위한 로우어드레스 래치수단;
    상기 제1 내부클럭을 입력받아 제2 내부클럭으로 출력하되, 넌 컬럼명령을 수행하는 동작에서는 상기 제2 내부클럭의 출력을 중단시키는 클럭신호 제어수단; 및
    상기 제2 내부클럭에 응답하여 활성화되어, 상기 어드레스 래치수단에서 출력되는 컬럼어드레스를 카운팅하여 내부컬럼어드레스로 출력하기 위한 컬럼어드레스 제어수단
    을 구비하는 동기식 메모리 장치.
  2. 제 1 항에 있어서,
    상기 클럭신호제어수단은
    상기 제1 내부클럭신호와, 상기 넌-컬럼 명령을 수행할 때 활성화되는 제어신호를 입력받는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전하여 상기 제2 클럭신호로 출력하는 인버터를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  3. 제 1 항에 있어서,
    상기 넌-컬럼명령을 수행하는 동작은 스탠바이(프리차지 동작을 수행한 상태)모드 상태, 액티브 상태, MRS, EMRS셋팅등의 초기셋팅 상태, 리프레쉬 동작상태중 선택된 하나의 상태인 것을 특징으로 하는 동기식 메모리 장치.
  4. 외부클럭을 입력받아 제1 내부클럭과 제2 내부클럭을 출력하되, 넌-컬럼 명령을 수행하는 동작에서는 상기 제2 내부클럭를 출력시키지 않는 클럭리시버 수단;
    상기 제1 내부클럭에 동기시켜 어드레스를 입력받아 래치하는 어드레스 래치수단;
    상기 어드레스 래치수단에서 출력되는 로우어드레스를 래치하기 위한 로우어드레스 래치수단; 및
    상기 제2 내부클럭에 응답하여 활성화되어, 상기 어드레스 래치수단에서 출력되는 컬럼어드레스를 카운팅하여 내부컬럼어드레스로 출력하기 위한 컬럼어드레스 제어수단
    을 구비하는 동기식 메모리 장치.
  5. 제 4 에 있어서,
    상기 넌-컬럼명령을 수행하는 동작은 스탠바이(프리차지 동작을 수행한 상태)모드 상태, 액티브 상태, MRS, EMRS셋팅등의 초기셋팅 상태, 리프레쉬 동작상태중 선택된 하나의 상태인 것을 특징으로 하는 동기식 메모리 장치.
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