KR100766384B1 - 반도체 메모리 장치의 데이터 입력 회로 및 방법 - Google Patents

반도체 메모리 장치의 데이터 입력 회로 및 방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 입력 데이터를 버퍼링하고 소정 시간 지연시키는 데이터 입력 수단, 외부 커맨드, 외부 클럭 및 초기화 신호의 입력에 대응하여 클럭 제어 신호를 생성하는 클럭 제어 수단, 상기 클럭 제어 신호의 제어에 따라 내부 클럭을 지연 또는 차단하는 클럭 입력 수단 및 상기 클럭 입력 수단의 출력 신호에 대응하여 상기 데이터 입력 수단으로부터 전달되는 데이터를 래치시키는 래치 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 입력, 클럭 제어 신호

Description

반도체 메모리 장치의 데이터 입력 회로 및 방법{Circuit and Method for Inputting Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성도,
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성도,
도 3은 도 2에 도시한 클럭 제어부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 데이터 입력 수단 20 : 클럭 제어 수단
30 : 클럭 입력 수단 40 : 래치 수단
230 : 클럭 제어부 232 : 초기화부
234 : 쉬프팅부 236 : 커맨드 래치부
본 발명은 반도체 메모리 장치의 데이터 입력 회로 및 방법에 관한 것으로, 보다 상세하게는 클럭에 의한 전력 소모를 감소시키는 반도체 메모리 장치의 데이터 입력 회로 및 방법에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory) 등의 반도체 메모리 장치는 외부로부터 클럭을 입력 받아 이를 이용하여 데이터 입출력과 이를 위한 각 영역의 동작을 수행함으로써 동작 속도를 향상시켜 왔다. 이와 같은 반도체 메모리 장치에 입력되는 각각의 커맨드, 어드레스 및 데이터는 버퍼링되고 소정 시간 지연된 뒤, 클럭에 동기되어 래치되는 과정이 필요하며, 이를 위해 데이터 입력 회로가 구비된다. 여기에서의 데이터는 상기 커맨드, 어드레스 및 메모리 셀에 기입되기 위한 데이터를 모두 포함하는 개념이다.
이하, 종래의 기술에 따른 데이터 입력 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성도이다. 이와 같은 데이터 입력 회로는 입력되는 데이터의 비트 수만큼 구비된다는 것을 유추할 수 있다.
도시한 바와 같이, 상기 데이터 입력 회로는 입력 데이터(din)를 버퍼링하는 데이터 입력 버퍼(2), 상기 데이터 입력 버퍼(2)의 출력 데이터를 소정 시간 지연시키는 제 1 지연부(4), 내부 클럭(clk_int)을 소정 시간 지연시키는 제 2 지연부(6) 및 상기 제 2 지연부(6)의 출력 클럭에 동기시켜 상기 제 1 지연부(4)의 출력 데이터를 래치시키는 래치부(8)로 구성된다.
여기에서 상기 내부 클럭(clk_int)은 클럭 제너레이터로부터 전달되는 클럭으로서, 상기 클럭 제너레이터는 입력 데이터의 특성, 즉 입력 데이터가 커맨드인 지, 어드레스인지 또는 메모리 셀에 기입되기 위한 데이터인지 여부에 따라 그 타이밍을 맞추기 위한 각각의 클럭을 생성하는 역할을 수행한다. 상기 내부 클럭(clk_int)은 이와 같은 목적으로 상기 입력 데이터(din)와의 타이밍을 맞추기 위해 생성된 클럭이다.
상기 제 1 지연부(4)와 상기 제 2 지연부(6)는 데이터와 클럭 간의 셋업 (Setup) 및 홀드(Hold) 타임을 제어하기 위해 상기 데이터 입력 버퍼(2)에서 출력된 데이터와 상기 내부 클럭(clk_int)에 각각의 지연 시간을 부여한다.
상기 래치부(8)는 D-플립플롭 구조로 구성되며, 상기 제 2 지연부(6)로부터 전달되는 클럭에 동기시켜 상기 제 1 지연부(4)로부터 전달되는 데이터를 래치시키는 기능을 수행한다.
이와 같이, 상기 데이터 입력 회로는 클럭에 동기시켜 데이터를 래치시키는 동작을 수행한다. 상기 데이터 입력 버퍼(2)에 아무것도 입력되지 않는 상태에서는 상기 래치부(8)에는 클럭이 전달되지 않아도 된다. 그러나 실제로는 상기 래치부(8)에 지속적으로 클럭이 전달되며, 이는 무시할 수 없는 전력 소모 요인으로 작용한다. 게다가 상기 데이터 입력 회로는 데이터의 비트수 만큼 구비되므로, 상기 래치부(8)에 입력되는 클럭이 지속적으로 토글(Toggle)함으로써 발생하게 되는 전력 소모는 상기 데이터 입력 회로의 수만큼 더 크다는 것을 유추할 수 있다.
즉, 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로에서는 데이터가 입력되지 않는 경우에도 내부 클럭이 지속적으로 토글(Toggle)함으로써 전력 소모가 발생하였다. 그러나 현재까지는 이와 같은 전력 소모를 감소시킬 수단 및 방법이 존재하지 않아 이를 해결하지 못하고 있는 상황이다. 반도체 메모리 장치의 저전력 소모를 추구하는 현재의 추세에 있어서, 상술한 전력 소모 요인은 반도체 메모리 장치의 전력 효율을 떨어뜨리는 문제점으로 작용하고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 입력을 지시하는 커맨드가 입력된 경우에만 내부 클럭이 소정 시간 동안 토글하게 함으로써 데이터가 입력되지 않는 경우에도 발생하는 클럭의 토글에 의한 전력 소모를 감소시키는 반도체 메모리 장치의 데이터 입력 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 입력 데이터를 버퍼링하고 소정 시간 지연시키는 데이터 입력 수단; 외부 커맨드, 외부 클럭 및 초기화 신호의 입력에 대응하여 클럭 제어 신호를 생성하는 클럭 제어 수단; 상기 클럭 제어 신호의 제어에 따라 내부 클럭을 지연 또는 차단하는 클럭 입력 수단; 및 상기 클럭 입력 수단의 출력 신호에 대응하여 상기 데이터 입력 수단으로부터 전달되는 데이터를 래치시키는 래치 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 커맨드가 입력되면 클럭 제어 신호를 소정 시간 동안 인에이블 시켜 출력하는 클럭 제어 수단; 상기 클럭 제어 신호가 디스에이블 되면 내부 클럭을 접지 전압 레벨로 싱크시키는 클럭 입력 수단; 및 상기 클럭 입력 수단의 출력 신호에 대응하여 데이터를 래치시키는 래치 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 데이터 입력 방법은, a) 내부 클럭을 소정 시간 지연시키는 단계; b) 외부 커맨드, 외부 클럭 및 초기화 신호에 대응하여 클럭 제어 신호를 생성하는 단계; c) 상기 a) 단계의 출력 신호와 상기 클럭 제어 신호를 조합하는 단계; 및 d) 상기 c) 단계의 출력 신호에 대응하여 데이터를 래치시키는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성도로서, 초기화 신호가 파워 업 신호(pwrup)에 의해 구현되는 것을 예로 들어 나타낸 것이다. 여기에서 상기 파워 업 신호(pwrup)는 반도체 메모리 장치의 동작 초기에 각 영역의 동작 안정화를 위해 펄스 형태로 인에이블 되었다가 이후 디스에이블 상태를 유지한다. 한편, 도시한 데이터 입력 회로는 입력되는 데이터의 비트 수만큼 구비된다.
도시한 바와 같이, 상기 데이터 입력 회로는 입력 데이터(din)를 버퍼링하고 소정 시간 지연시키는 데이터 입력 수단(10), 외부 커맨드(cmd_ext), 외부 클럭(clk_ext) 및 파워 업 신호(pwrup)의 입력에 대응하여 클럭 제어 신호(ckcnt)를 생성하는 클럭 제어 수단(20), 상기 클럭 제어 신호(ckcnt)의 제어에 따라 내부 클 럭(clk_int)을 지연 또는 차단하는 클럭 입력 수단(30) 및 상기 클럭 입력 수단(30)의 출력 신호에 대응하여 상기 데이터 입력 수단(10)으로부터 전달되는 데이터를 래치시키는 래치 수단(40)으로 구성된다.
여기에서 상기 데이터 입력 수단(10)은 상기 입력 데이터(din)를 버퍼링하는 데이터 입력 버퍼(110) 및 상기 데이터 입력 버퍼(110)에서 출력되는 데이터를 소정 시간 지연시키는 제 1 지연부(120)로 구성된다.
그리고 상기 클럭 제어 수단(20)은 상기 외부 클럭(clk_ext)을 버퍼링하여 버퍼링 클럭(clk_buf)을 출력하는 클럭 버퍼(210), 상기 외부 커맨드(cmd_ext)를 버퍼링하여 버퍼링 커맨드(cmd_buf)를 출력하는 커맨드 버퍼(220) 및 상기 버퍼링 클럭(clk_buf)과 상기 버퍼링 커맨드(cmd_buf) 및 상기 파워 업 신호(pwrup)의 입력에 대응하여 상기 클럭 제어 신호(ckcnt)를 생성하는 클럭 제어부(230)로 구성된다.
또한 상기 클럭 입력 수단(30)은 내부 클럭(clk_int)을 소정 시간 지연시키는 제 2 지연부(310) 및 상기 제 2 지연부(310)에서 출력되는 클럭과 상기 클럭 제어 신호(ckcnt)를 조합하는 신호 조합부(320)로 구성된다.
마지막으로 상기 래치 수단(40)은 상기 클럭 입력 수단(30)으로부터 전달되는 신호의 제어에 따라 상기 데이터 입력 수단(10)으로부터 전달되는 신호를 래치시키는 D-플립플롭 구조로 구성된다.
이 때 상기 입력 데이터(din)는 커맨드, 어드레스 및 메모리 셀에 기입되기 위한 데이터를 포함하는 개념이다. 그리고 상기 내부 클럭(clk_int)은 클럭 제너레 이터로부터 전달되는 클럭으로서, 상기 입력 데이터(din)와의 타이밍을 맞추기 위해 생성된 클럭이다.
상기 데이터 입력 수단(10)의 상기 제 1 지연부(120)와 상기 클럭 입력 수단(30)의 상기 제 2 지연부(310)는 데이터와 클럭 간의 셋업 및 홀드 타임을 제어하기 위해 구비된다. 이 때 상기 제 2 지연부(310)는 상기 내부 클럭(clk_int)이 상기 클럭 제어 수단(20)에서 출력되는 상기 클럭 제어 신호(ckcnt)보다 상기 신호 조합부(320)에 늦게 전달되도록 하는 기능 또한 수행한다. 상기 내부 클럭(clk_int)이 상기 클럭 제어 신호(ckcnt)보다 상기 신호 조합부(320)에 먼저 전달되면 오동작이 발생할 수 있기 때문이다.
상기 외부 커맨드(cmd_ext)는 상기 입력 데이터(din)가 입력 가능하도록 하는 커맨드이다. 예를 들어, 상기 입력 데이터(din)가 메모리 셀에 기입되기 위한 데이터인 경우, 상기 외부 커맨드(cmd_ext)는 로우(row) 액티브 커맨드 또는 라이트 커맨드로 구현된다. 즉, 상기 외부 커맨드(cmd_ext)가 입력되어야만 상기 입력 데이터(din)도 입력될 수 있으며, 이에 따라 상기 외부 커맨드(cmd_ext)는 상기 입력 데이터(din)보다 빠른 타이밍에 입력된다.
상기 파워 업 신호(pwrup)가 인에이블 되면 상기 클럭 제어 수단(20)의 상기 클럭 제어부(230)는 초기화되고, 이에 따라 상기 클럭 제어 신호(ckcnt)를 디스에이블 시킨다. 이후에도 이 상태는 유지되나, 상기 외부 커맨드(cmd_ext)가 입력되어 상기 클럭 제어부(230)에 상기 버퍼링 커맨드(cmd_buf)가 전달되면 소정의 지연 시간 이후에 상기 클럭 제어 신호(ckcnt)가 인에이블 된다. 상기 클럭 제어 신 호(ckcnt)는 기 설정된 시간(예를 들어, 클럭의 두 주기)만큼만 인에이블 된 후 다시 디스에이블 된다.
상기 클럭 입력 수단(30)의 상기 신호 조합부(320)는 낸드게이트와 인버터의 조합으로 구성되어, 상기 제 2 지연부(310)로부터 전달되는 클럭과 상기 클럭 제어 신호(ckcnt)의 공통의 하이 레벨(High Level) 구간을 추출하는 기능을 한다. 따라서 상기 클럭 제어 신호(ckcnt)가 인에이블 되면 상기 래치 수단(40)에는 상기 제 2 지연부(310)에서 출력되는 클럭이 전달되고, 상기 클럭 제어 신호(ckcnt)가 디스에이블 되면 로우 레벨(Low Level)의 신호가 전달된다. 이 때 상기 클럭 제어 신호(ckcnt)는 상기 입력 데이터(din)가 입력되어 상기 래치 수단(40)에 전달되기까지의 소정의 시간 동안만 인에이블 되므로, 상기 래치 수단(40)에 입력되는 클럭은 데이터가 입력되는 시간 외에는 로우 레벨로 싱크(Sink)되어 불필요한 토글이 발생하지 않게 된다. 상기 데이터 입력 회로는 상기 입력 데이터(din)의 비트수 만큼 구비되므로, 이처럼 불필요한 클럭의 토글을 방지함으로써 얻는 전력 소모 감소 이득은 그만큼 더 크다는 것을 이해할 수 있다.
도 3은 도 2에 도시한 클럭 제어부의 상세 구성도이다.
도시한 상기 클럭 제어 수단(20)의 상기 클럭 제어부(230)는 상기 파워 업 신호(pwrup)와 쉬프팅 신호(shf)로부터 리셋 신호(rst)를 생성하는 초기화부(232), 상기 리셋 신호(rst), 외부 공급전원(VDD), 상기 버퍼링 커맨드(cmd_buf) 및 상기 버퍼링 클럭(clk_buf)의 입력에 대응하여 상기 쉬프팅 신호(shf)를 생성하는 쉬프팅부(234) 및 상기 리셋 신호(rst)의 입력에 대응하여 상기 버퍼링 커맨 드(cmd_buf)를 래치시켜 상기 클럭 제어 신호(ckcnt)를 생성하는 커맨드 래치부(236)로 구성된다.
여기에서 상기 초기화부(232)는 상기 파워 업 신호(pwrup)와 상기 쉬프팅 신호(shf)를 입력 받는 제 1 노어게이트(NR1) 및 상기 제 1 노어게이트(NR1)의 출력 신호를 반전시켜 상기 리셋 신호(rst)를 출력하는 제 1 인버터(IV1)로 구성된다.
그리고 상기 쉬프팅부(234)는 리셋 단자에 상기 리셋 신호(rst)가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 커맨드(cmd_buf)에 대응하여 상기 외부 공급전원(VDD)을 쉬프팅하는 제 1 플립플롭(FF1), 상기 리셋 신호(rst)와 상기 버퍼링 커맨드(cmd_buf)를 입력 받는 제 2 노어게이트(NR2), 상기 제 2 노어게이트(NR2)의 출력 신호를 반전시키는 제 2 인버터(IV2), 리셋 단자에 상기 제 2 인버터(IV2)의 출력 신호가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 클럭(clk_buf)에 대응하여 상기 제 1 플립플롭(FF1)의 출력 신호를 쉬프팅하는 제 2 플립플롭(FF2), 상기 리셋 신호(rst)와 상기 버퍼링 커맨드(cmd_buf)를 입력 받는 제 3 노어게이트(NR3), 상기 제 3 노어게이트(NR3)의 출력 신호를 반전시키는 제 3 인버터(IV3) 및 리셋 단자에 상기 제 3 인버터(IV3)의 출력 신호가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 클럭(clk_buf)에 대응하여 상기 제 2 플립플롭(FF2)의 출력 신호를 쉬프팅하여 상기 쉬프팅 신호(shf)를 출력하는 제 3 플립플롭(FF3)으로 구성된다.
또한 상기 커맨드 래치부(236)는 상기 클럭 제어 신호(ckcnt)의 제어에 따라 상기 버퍼링 커맨드(cmd_buf)를 제 1 노드(N1)에 전달하는 패스게이트(PG), 게이트 단에 상기 리셋 신호(rst)가 입력되고 드레인 단이 상기 제 1 노드(N1)와 연결되며 소스 단이 접지되는 트랜지스터(TR), 상기 제 1 노드(N1)에 형성되는 신호를 래치시키는 제 4 및 제 5 인버터(IV4, IV5) 및 상기 제 4 인버터(IV4)의 출력 신호를 반전시켜 상기 클럭 제어 신호(ckcnt)로서 출력하는 제 6 인버터(IV6)로 구성된다.
반도체 메모리 장치의 동작 초기에 상기 파워 업 신호(pwrup)가 인에이블 되면 그에 따라 상기 리셋 신호(rst)가 인에이블 되어 상기 쉬프팅부(234)의 상기 제 1 ~ 제 3 플립플롭(FF1 ~ FF3)이 모두 초기화되어 로우 레벨의 신호를 출력한다. 또한 이 때 상기 커맨드 래치부(236)의 상기 트랜지스터(TR)가 턴 온(Turn On) 되어 상기 제 1 노드(N1)의 전위가 로우 레벨로 초기화된다. 상기 제 1 노드(N1)의 전위는 상기 제 4 및 제 5 인버터(IV4, IV5)의 래치 구조에 의해 로우 레벨 상태를 유지하게 되고, 상기 클럭 제어 신호(ckcnt)는 디스에이블 되며, 상기 패스게이트(PG)는 턴 온 된다. 이후 상기 파워 업 신호(pwrup)가 디스에이블 되어도 상기 클럭 제어 신호(ckcnt)는 디스에이블 상태를 유지한다.
이와 같은 상태에서 상기 버퍼링 커맨드(cmd_buf)가 상기 커맨드 래치부(236)에 입력되면 상기 제 1 노드(N1)의 전위는 하이 레벨로 천이되고, 상기 클럭 제어 신호(ckcnt)는 인에이블 된다. 상기 클럭 제어 신호(ckcnt)가 인에이블 됨에 따라 상기 패스게이트(PG)는 턴 오프(Turn Off) 되지만 상기 제 4 및 제 5 인버터(IV4, IV5)의 래치 구조에 의해 상기 클럭 제어 신호(ckcnt)는 인에이블 상태를 유지하게 된다.
상기 쉬프팅부(234)에 상기 버퍼링 커맨드(cmd_buf)가 입력될 때, 상기 리셋 신호(rst)는 디스에이블 된 상태이다. 이 때 상기 제 1 플립플롭(FF1)은 상기 외부 공급전원(VDD)을 쉬프팅하여 상기 제 2 플립플롭(FF2)에 전달한다. 이후 상기 버퍼링 클럭(clk_buf)의 라이징 에지 타임에 상기 제 2 플립플롭(FF2)은 입력되는 하이 레벨의 전압을 상기 제 3 플립플롭(FF3)에 전달한다. 상기 제 3 플립플롭(FF3)은 상기 버퍼링 클럭(clk_buf)이 토글하여 다시 전위가 상승할 때 상기 제 2 플립플롭(FF2)으로부터 전달된 전압을 쉬프팅하여 상기 쉬프팅 신호(shf)로서 출력한다.
이러한 과정을 통해 상기 쉬프팅 신호(shf)가 인에이블 되면 상기 초기화부(232)에서 출력되는 상기 리셋 신호(rst) 또한 인에이블 된다. 상기 리셋 신호(rst)가 인에이블 되면 상기 클럭 제어 신호(ckcnt)는 디스에이블 되고, 상기 쉬프팅부(234)의 상기 제 1 ~ 제 3 플립플롭(FF1 ~ FF3) 또한 다시 초기화되어 상기 쉬프팅 신호(shf)를 디스에이블 시킨다. 상기 쉬프팅 신호(shf)가 디스에이블 되면 상기 리셋 신호(rst) 또한 디스에이블 된다.
즉, 상기 클럭 제어 신호(ckcnt)는 상기 버퍼링 커맨드(cmd_buf)의 입력에 따라 인에이블 되고, 이후 상기 쉬프팅 신호(shf)가 인에이블 됨에 따라 상기 리셋 신호(rst)가 상기 커맨드 래치부(236)를 초기화시킬 때까지 그 인에이블 상태를 유지하게 된다. 상기 쉬프팅부(234)는 상기 버퍼링 커맨드(cmd_buf)가 입력된 이후 상기 버퍼링 클럭(clk_buf)의 전위가 두 번 상승한 이후 상기 쉬프팅 신호(shf)를 인에이블 시키므로, 상기 클럭 제어 신호(ckcnt)는 상기 버퍼링 클럭(clk_buf)의 두 주기 미만 동안 그 인에이블 상태를 유지하게 된다.
상기 클럭 제어 신호(ckcnt)의 인에이블 구간은 상기 쉬프팅부(234)에 구비 되는 플립플롭의 수에 따라 달라진다. 상기 클럭 제어 신호(ckcnt)의 인에이블 구간은 커맨드의 입력 주기, 상기 입력 데이터(din)의 버스트 렝쓰(Burst Length) 등의 여러 가지 조건을 고려한 뒤 결정되므로, 상기 쉬프팅부(234)는 도면에 도시한 형태로만 구현되지는 않는다는 점을 밝혀 둔다.
상기 클럭 제어 수단(20)은 상기 데이터 입력 수단(10), 상기 클럭 입력 수단(30) 및 상기 래치 수단(40)보다 적게 구비될 수 있다. 상기 입력 데이터(din)의 종류와 그 비트수에 따라 상기 클럭 제어 신호(ckcnt)가 복수 개의 상기 클럭 입력 수단(30)을 제어하는 것이 가능하기 때문이다.
상술한 바와 같이, 본 발명은 상기 외부 커맨드(cmd_ext)가 입력되면 상기 클럭 제어 신호(ckcnt)를 소정 시간 동안만 인에이블 시켜 상기 입력 데이터(din)가 상기 래치 수단(40)에 전달되어 래치되는 시간 동안만 상기 내부 클럭(clk_int)을 상기 래치 수단(40)에 공급하도록 한다. 이에 따라 상기 입력 데이터(din)의 입력이 없을 때에는 상기 내부 클럭(clk_int)이 상기 래치 수단(40)으로 공급되지 않게 되므로, 상기 내부 클럭(clk_int)의 토글에 의한 전력 소모를 감소시킬 수 있다.
즉, 데이터가 입력되는 구간 동안만 클럭을 공급하여 데이터를 래치시키고 데이터가 입력되지 않는 구간 동안에는 클럭의 공급을 차단함으로써 전력 소모가 감소한다. 상기 데이터 입력 회로가 데이터의 비트수 만큼 구비되는 것을 감안하면 본 발명의 구현으로 인해 기대할 수 있는 전력 효율 상승 효과는 상당하다고 볼 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 입력 회로 및 방법은, 데이터 입력을 지시하는 커맨드가 입력된 경우에만 내부 클럭이 소정 시간 동안 토글하게 함으로써 데이터가 입력되지 않는 경우에도 발생하는 클럭의 토글에 의한 전력 소모를 감소시키는 효과가 있다.

Claims (42)

  1. 입력 데이터를 버퍼링하고 소정 시간 지연시키는 데이터 입력 수단;
    외부 커맨드, 외부 클럭 및 초기화 신호의 입력에 대응하여 클럭 제어 신호를 생성하는 클럭 제어 수단;
    상기 클럭 제어 신호의 제어에 따라 내부 클럭을 지연 또는 차단하는 클럭 입력 수단; 및
    상기 클럭 입력 수단의 출력 신호에 대응하여 상기 데이터 입력 수단으로부터 전달되는 데이터를 래치시키는 래치 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  2. 제 1 항에 있어서,
    상기 입력 데이터는 외부 커맨드, 외부 어드레스 및 메모리 셀에 기입되기 위한 데이터 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  3. 제 2 항에 있어서,
    상기 데이터 입력 수단은,
    상기 입력 데이터를 버퍼링하는 데이터 입력 버퍼; 및
    상기 데이터 입력 버퍼에서 출력되는 데이터를 소정 시간 지연시키는 지연 부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  4. 제 1 항에 있어서,
    상기 클럭 제어 수단은 상기 초기화 신호가 디스에이블 된 상태에서 상기 외부 커맨드가 입력되면 상기 클럭 제어 신호를 기 설정된 시간 동안 인에이블 시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  5. 제 4 항에 있어서,
    상기 클럭 제어 수단은,
    상기 외부 클럭을 버퍼링하여 버퍼링 클럭을 출력하는 클럭 버퍼;
    상기 외부 커맨드를 버퍼링하여 버퍼링 커맨드를 출력하는 커맨드 버퍼; 및
    상기 버퍼링 클럭과 상기 버퍼링 커맨드 및 상기 초기화 신호의 입력에 대응하여 상기 클럭 제어 신호를 생성하는 클럭 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  6. 제 5 항에 있어서,
    상기 클럭 제어부는,
    상기 초기화 신호와 쉬프팅 신호로부터 리셋 신호를 생성하는 초기화부;
    상기 리셋 신호, 외부 공급전원, 상기 버퍼링 커맨드 및 상기 버퍼링 클럭의 입력에 대응하여 상기 쉬프팅 신호를 생성하는 쉬프팅부; 및
    상기 리셋 신호의 입력에 대응하여 상기 버퍼링 커맨드를 래치시켜 상기 클럭 제어 신호를 생성하는 커맨드 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  7. 제 6 항에 있어서,
    상기 초기화부는 상기 초기화 신호와 상기 쉬프팅 신호 중 어느 하나라도 인에이블 되면 상기 리셋 신호를 인에이블 시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  8. 제 6 항에 있어서,
    상기 쉬프팅부는 상기 리셋 신호에 의해 초기화되고, 상기 버퍼링 커맨드가 입력되면 상기 외부 공급전원을 소정 시간 지연시켜 상기 쉬프팅 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  9. 제 8 항에 있어서,
    상기 쉬프팅부는,
    리셋 단자에 상기 리셋 신호가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 커맨드에 대응하여 상기 외부 공급전원을 쉬프팅하는 제 1 플립플롭;
    상기 리셋 신호와 상기 버퍼링 커맨드를 입력 받는 제 1 노어게이트;
    상기 제 1 노어게이트의 출력 신호를 반전시키는 제 1 인버터;
    리셋 단자에 상기 제 1 인버터의 출력 신호가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 클럭에 대응하여 상기 제 1 플립플롭의 출력 신호를 쉬프팅하는 제 2 플립플롭;
    상기 리셋 신호와 상기 버퍼링 커맨드를 입력 받는 제 2 노어게이트;
    상기 제 2 노어게이트의 출력 신호를 반전시키는 제 2 인버터; 및
    리셋 단자에 상기 제 2 인버터의 출력 신호가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 클럭에 대응하여 상기 제 2 플립플롭의 출력 신호를 쉬프팅하여 상기 쉬프팅 신호를 출력하는 제 3 플립플롭;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  10. 제 6 항에 있어서,
    상기 커맨드 래치부는 상기 리셋 신호가 인에이블 되면 상기 클럭 제어 신호를 디스에이블 시키고, 상기 리셋 신호가 디스에이블 된 상태에서 상기 커맨드가 입력되면 상기 클럭 제어 신호를 지속적으로 인에이블 시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  11. 제 10 항에 있어서,
    상기 커맨드 래치부는,
    상기 클럭 제어 신호의 제어에 따라 상기 버퍼링 커맨드를 제 1 노드에 전달 하는 패스게이트;
    게이트 단에 상기 리셋 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 접지되는 트랜지스터;
    상기 제 1 노드에 형성되는 신호를 래치시키는 제 1 및 제 2 인버터; 및
    상기 제 1 인버터의 출력 신호를 반전시켜 상기 클럭 제어 신호로서 출력하는 제 3 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  12. 제 1 항에 있어서,
    상기 클럭 입력 수단은 상기 클럭 제어 신호가 디스에이블 되면 상기 내부 클럭을 그라운드 전압 레벨로 싱크시키고 상기 클럭 제어 신호가 인에이블 되면 상기 내부 클럭을 소정 시간 지연시켜 상기 래치 수단에 전달하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  13. 제 12 항에 있어서,
    상기 클럭 입력 수단은,
    상기 내부 클럭을 소정 시간 지연시키는 지연부; 및
    상기 지연부에서 출력되는 클럭과 상기 클럭 제어 신호를 조합하여 래치 제어 신호를 출력하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  14. 제 13 항에 있어서,
    상기 지연부는 그 출력 클럭이 상기 클럭 제어 신호보다 늦게 상기 신호 조합부에 입력되도록 하는 지연값을 갖는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  15. 제 1 항에 있어서,
    상기 래치 수단은 상기 클럭 입력 수단으로부터 전달되는 신호의 제어에 따라 상기 데이터 입력 수단으로부터 전달되는 신호를 래치시키는 D-플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  16. 제 1 항에 있어서,
    상기 초기화 신호는 파워 업 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  17. 커맨드가 입력되면 클럭 제어 신호를 소정 시간 동안 인에이블 시켜 출력하는 클럭 제어 수단;
    상기 클럭 제어 신호가 디스에이블 되면 내부 클럭을 접지 전압 레벨로 싱크시키는 클럭 입력 수단; 및
    상기 클럭 입력 수단의 출력 신호에 대응하여 데이터를 래치시키는 래치 수 단;
    을 포함하는 것을 특징으로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  18. 제 17 항에 있어서,
    상기 데이터는 외부 커맨드, 외부 어드레스 및 메모리 셀에 기입되기 위한 데이터 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  19. 제 17 항에 있어서,
    상기 클럭 제어 수단은,
    외부 클럭을 버퍼링하여 버퍼링 클럭을 출력하는 클럭 버퍼;
    상기 커맨드를 버퍼링하여 버퍼링 커맨드를 출력하는 커맨드 버퍼; 및
    상기 버퍼링 클럭과 상기 버퍼링 커맨드 및 초기화 신호의 입력에 대응하여 상기 클럭 제어 신호를 생성하는 클럭 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  20. 제 19 항에 있어서,
    상기 클럭 제어부는,
    상기 초기화 신호와 쉬프팅 신호로부터 리셋 신호를 생성하는 초기화부;
    상기 리셋 신호, 외부 공급전원, 상기 버퍼링 커맨드 및 상기 버퍼링 클럭의 입력에 대응하여 상기 쉬프팅 신호를 생성하는 쉬프팅부; 및
    상기 리셋 신호의 입력에 대응하여 상기 버퍼링 커맨드를 래치시켜 상기 클럭 제어 신호를 생성하는 커맨드 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  21. 제 20 항에 있어서,
    상기 초기화부는 상기 초기화 신호와 상기 쉬프팅 신호 중 어느 하나라도 인에이블 되면 상기 리셋 신호를 인에이블 시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  22. 제 20 항에 있어서,
    상기 쉬프팅부는 상기 리셋 신호에 의해 초기화되고, 상기 버퍼링 커맨드가 입력되면 상기 외부 공급전원을 소정 시간 지연시켜 상기 쉬프팅 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  23. 제 22 항에 있어서,
    상기 쉬프팅부는,
    리셋 단자에 상기 리셋 신호가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 커맨드에 대응하여 상기 외부 공급전원을 쉬프팅하는 제 1 플립플롭;
    상기 리셋 신호와 상기 버퍼링 커맨드를 입력 받는 제 1 노어게이트;
    상기 제 1 노어게이트의 출력 신호를 반전시키는 제 1 인버터;
    리셋 단자에 상기 제 1 인버터의 출력 신호가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 클럭에 대응하여 상기 제 1 플립플롭의 출력 신호를 쉬프팅하는 제 2 플립플롭;
    상기 리셋 신호와 상기 버퍼링 커맨드를 입력 받는 제 2 노어게이트;
    상기 제 2 노어게이트의 출력 신호를 반전시키는 제 2 인버터; 및
    리셋 단자에 상기 제 2 인버터의 출력 신호가 입력되며, 클럭 단자에 입력되는 상기 버퍼링 클럭에 대응하여 상기 제 2 플립플롭의 출력 신호를 쉬프팅하여 상기 쉬프팅 신호를 출력하는 제 3 플립플롭;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  24. 제 20 항에 있어서,
    상기 커맨드 래치부는 상기 리셋 신호가 인에이블 되면 상기 클럭 제어 신호를 디스에이블 시키고, 상기 리셋 신호가 디스에이블 된 상태에서 상기 커맨드가 입력되면 상기 클럭 제어 신호를 지속적으로 인에이블 시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  25. 제 24 항에 있어서,
    상기 커맨드 래치부는,
    상기 클럭 제어 신호의 제어에 따라 상기 버퍼링 커맨드를 제 1 노드에 전달하는 패스게이트;
    게이트 단에 상기 리셋 신호가 입력되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 접지되는 트랜지스터;
    상기 제 1 노드에 형성되는 신호를 래치시키는 제 1 및 제 2 인버터; 및
    상기 제 1 인버터의 출력 신호를 반전시켜 상기 클럭 제어 신호로서 출력하는 제 3 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  26. 제 17 항에 있어서,
    상기 클럭 입력 수단은 상기 클럭 제어 신호가 디스에이블 되면 상기 내부 클럭을 그라운드 전압 레벨로 싱크시키고 상기 클럭 제어 신호가 인에이블 되면 상기 내부 클럭을 소정 시간 지연시켜 상기 래치 수단에 전달하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  27. 제 26 항에 있어서,
    상기 클럭 입력 수단은,
    상기 내부 클럭을 소정 시간 지연시키는 지연부; 및
    상기 지연부에서 출력되는 클럭과 상기 클럭 제어 신호를 조합하여 래치 제어 신호를 출력하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  28. 제 17 항에 있어서,
    상기 래치 수단은 상기 클럭 입력 수단으로부터 전달되는 신호의 제어에 따라 상기 데이터 입력 수단으로부터 전달되는 신호를 래치시키는 D-플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  29. 제 17 항에 있어서
    상기 데이터를 버퍼링하고 소정 시간 지연시키는 데이터 입력 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  30. 제 29 항에 있어서,
    상기 데이터 입력 수단은,
    상기 입력 데이터를 버퍼링하는 데이터 입력 버퍼; 및
    상기 데이터 입력 버퍼에서 출력되는 데이터를 소정 시간 지연시키는 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  31. 제 30 항에 있어서,
    상기 지연부는 그 출력 클럭이 상기 클럭 제어 신호보다 늦게 상기 신호 조 합부에 입력되도록 하는 지연값을 갖는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  32. 제 20 항에 있어서,
    상기 초기화 신호는 파워 업 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  33. a) 내부 클럭을 소정 시간 지연시키는 단계;
    b) 외부 커맨드, 외부 클럭 및 초기화 신호에 대응하여 클럭 제어 신호를 생성하는 단계;
    c) 상기 a) 단계의 출력 신호와 상기 클럭 제어 신호를 조합하는 단계; 및
    d) 상기 c) 단계의 출력 신호에 대응하여 데이터를 래치시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  34. 제 33 항에 있어서,
    상기 b) 단계는 상기 초기화 신호가 디스에이블 된 상태에서 상기 외부 커맨드가 입력되면 상기 클럭 제어 신호를 기 설정된 시간 동안 인에이블 시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  35. 제 34 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 외부 클럭을 버퍼링하여 버퍼링 클럭을 출력하는 단계;
    b-2) 상기 외부 커맨드를 버퍼링하여 버퍼링 커맨드를 출력하는 단계; 및
    b-3) 상기 버퍼링 클럭과 상기 버퍼링 커맨드 및 상기 초기화 신호의 입력에 대응하여 상기 클럭 제어 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  36. 제 35 항에 있어서,
    상기 b-3) 단계는,
    b-3-가) 상기 초기화 신호와 쉬프팅 신호로부터 리셋 신호를 생성하는 단계;
    b-3-나) 상기 리셋 신호, 외부 공급전원, 상기 버퍼링 커맨드 및 상기 버퍼링 클럭의 입력에 대응하여 상기 쉬프팅 신호를 생성하는 단계; 및
    b-3-다) 상기 리셋 신호의 입력에 대응하여 상기 버퍼링 커맨드를 래치시켜 상기 클럭 제어 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  37. 제 36 항에 있어서,
    상기 b-3-가) 단계는 상기 초기화 신호와 상기 쉬프팅 신호 중 어느 하나라도 인에이블 되면 상기 리셋 신호를 인에이블 시켜 출력하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  38. 제 36 항에 있어서,
    상기 b-3-나) 단계는 상기 리셋 신호에 의해 초기화되고, 상기 버퍼링 커맨드가 입력되면 상기 외부 공급전원을 소정 시간 지연시켜 상기 쉬프팅 신호를 생성하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  39. 제 36 항에 있어서,
    상기 b-3-다) 단계는 상기 리셋 신호가 인에이블 되면 상기 클럭 제어 신호를 디스에이블 시키고, 상기 리셋 신호가 디스에이블 된 상태에서 상기 버퍼링 커맨드가 입력되면 상기 클럭 제어 신호를 지속적으로 인에이블 시켜 출력하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  40. 제 33 항에 있어서,
    상기 c) 단계는 상기 클럭 제어 신호가 디스에이블 되면 상기 내부 클럭을 그라운드 전압 레벨로 싱크시키고 상기 클럭 제어 신호가 인에이블 되면 상기 내부 클럭을 소정 시간 지연시켜 상기 래치 수단에 전달하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  41. 제 33 항에 있어서,
    상기 a) 단계는 그 출력 클럭이 상기 클럭 제어 신호보다 늦게 상기 c) 단계 에 입력되도록 하는 지연 시간을 상기 내부 클럭에 부여하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  42. 제 33 항에 있어서,
    상기 초기화 신호는 파워 업 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
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