JP5559394B2 - ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 - Google Patents
ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 Download PDFInfo
- Publication number
- JP5559394B2 JP5559394B2 JP2013107770A JP2013107770A JP5559394B2 JP 5559394 B2 JP5559394 B2 JP 5559394B2 JP 2013107770 A JP2013107770 A JP 2013107770A JP 2013107770 A JP2013107770 A JP 2013107770A JP 5559394 B2 JP5559394 B2 JP 5559394B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- clock signal
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Pulse Circuits (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
本発明は、一般に、クロック回路又はタイミング回路に関し、より具体的には、ローカ
ルに生成されたクロック信号を用いたスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）のようなメモリ・アレイを動作させる方法に関する。
ルに生成されたクロック信号を用いたスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）のようなメモリ・アレイを動作させる方法に関する。
集積回路は、腕時計のような簡単な装置から最も複雑なコンピュータ・システムに至る
まで、様々な電子用途に用いられている。超小型電子集積回路（ＩＣ）チップは、一般に
、半導体基板（例えば、シリコン）上に形成された、セル間に電気相互接続部を有する論
理セルの集まりであると考えることができる。ＩＣは、非常に多くのセルを含み、セル間
に複雑な接続を必要とする。セルは、トランジスタ、キャパシタ、抵抗器、インダクタ、
及び論理機能を実行するようにグループ化された他の基本回路要素のような、１つ又は複
数の回路要素のグループである。セルの種類として、例えば、コアセル、スキャンセル、
メモリセル、及び入力／出力（Ｉ／Ｏ）セルが挙げられる。
まで、様々な電子用途に用いられている。超小型電子集積回路（ＩＣ）チップは、一般に
、半導体基板（例えば、シリコン）上に形成された、セル間に電気相互接続部を有する論
理セルの集まりであると考えることができる。ＩＣは、非常に多くのセルを含み、セル間
に複雑な接続を必要とする。セルは、トランジスタ、キャパシタ、抵抗器、インダクタ、
及び論理機能を実行するようにグループ化された他の基本回路要素のような、１つ又は複
数の回路要素のグループである。セルの種類として、例えば、コアセル、スキャンセル、
メモリセル、及び入力／出力（Ｉ／Ｏ）セルが挙げられる。
データ処理システム用の集積回路の開発においては、電力使用量が主要な問題になって
きている。電力消費問題のために、低電力回路がより一般的になっている。電源ノイズが
少なく、製造のばらつきに関して許容差がより優れているので、低電力設計は好ましいも
のでもある。余分な電力使用は、費用がかかり、非効率的であるだけでなく、熱管理の問
題ももたらす。電力損失は、ディープ・サブミクロン技術を用いる高性能の回路設計（約
１ギガヘルツ又はそれ以上の周波数で動作する）の歩留まりに対する制限要因となってい
る。従って、現在のマイクロプロセッサ設計は、電力制約により決定される。
きている。電力消費問題のために、低電力回路がより一般的になっている。電源ノイズが
少なく、製造のばらつきに関して許容差がより優れているので、低電力設計は好ましいも
のでもある。余分な電力使用は、費用がかかり、非効率的であるだけでなく、熱管理の問
題ももたらす。電力損失は、ディープ・サブミクロン技術を用いる高性能の回路設計（約
１ギガヘルツ又はそれ以上の周波数で動作する）の歩留まりに対する制限要因となってい
る。従って、現在のマイクロプロセッサ設計は、電力制約により決定される。
マルチＧＨｚ設計において、セル間のクロック・ネットが最大で総有効電力の５０％を
占めることがある。従って、電力制約は、セルのクロック・ネットワークを構築する際、
設計者に対して付加的な問題を引き起こし、この問題は、低電力の６５ナノメートルの集
積回路のような最新技術においてより困難なものになってきている。高性能、低電力のシ
ステムに対するタイミング目標を依然として達成しながら、電力を最小にするための幾つ
かの技術が存在する。１つの方法は、クロック信号を分配するために、ローカル・クロッ
ク・バッファ（ＬＣＢ）の使用を必要とする。典型的なクロック制御システムは、マスタ
ー・クロック信号を生成するクロック生成回路（例えば、位相ロック・ループ）を有し、
このマスター・クロック信号はクロック分配ネットワークに供給され、クロック分配ネッ
トワークにより、ＬＣＢにおいて同期されたグローバル・クロック信号が与えられる。各
々のＬＣＢは、例えば、ローカル論理回路、ラッチ、又はメモリ・アレイのようなそれぞ
れの回路要素の要件を満たすように、グローバル・クロックの負荷サイクル及びエッジを
調整する。ＬＣＢをクロック制御回路の近くに配置することにより、クロック・スキュー
も低減され、そのことは、回路のタイミングの改善の助けとなる。
占めることがある。従って、電力制約は、セルのクロック・ネットワークを構築する際、
設計者に対して付加的な問題を引き起こし、この問題は、低電力の６５ナノメートルの集
積回路のような最新技術においてより困難なものになってきている。高性能、低電力のシ
ステムに対するタイミング目標を依然として達成しながら、電力を最小にするための幾つ
かの技術が存在する。１つの方法は、クロック信号を分配するために、ローカル・クロッ
ク・バッファ（ＬＣＢ）の使用を必要とする。典型的なクロック制御システムは、マスタ
ー・クロック信号を生成するクロック生成回路（例えば、位相ロック・ループ）を有し、
このマスター・クロック信号はクロック分配ネットワークに供給され、クロック分配ネッ
トワークにより、ＬＣＢにおいて同期されたグローバル・クロック信号が与えられる。各
々のＬＣＢは、例えば、ローカル論理回路、ラッチ、又はメモリ・アレイのようなそれぞ
れの回路要素の要件を満たすように、グローバル・クロックの負荷サイクル及びエッジを
調整する。ＬＣＢをクロック制御回路の近くに配置することにより、クロック・スキュー
も低減され、そのことは、回路のタイミングの改善の助けとなる。
電力管理への別の手法は、動作中のプロセス又は環境パラメータに応じて、所与のコン
ポーネントで用いられる電圧を増減させる、動的電圧スケーリングである。動的電圧スケ
ーリングは、静的電力及び動的電力の両方を低減させるのに効率的な方法であるが、異な
る性能仕様下で回路の適切な動作を維持するためには、広範囲の電圧が必要であり、異な
る電力／遅延メトリックは、一般に、異なる最適電源電圧（Ｖｄｄ）を有している。
ポーネントで用いられる電圧を増減させる、動的電圧スケーリングである。動的電圧スケ
ーリングは、静的電力及び動的電力の両方を低減させるのに効率的な方法であるが、異な
る性能仕様下で回路の適切な動作を維持するためには、広範囲の電圧が必要であり、異な
る電力／遅延メトリックは、一般に、異なる最適電源電圧（Ｖｄｄ）を有している。
低電圧において異なるセルの遅延が異なるようにスケーリングされるので、特に低電圧
の動作において、動的電圧スケーリングと組み合わせて回路内の異なるセルに対して異な
る電圧を使用することにより、固有の問題が生じる。例えば、ＬＣＢからのローカルに生
成されたクロック信号を用いるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
アレイは、０．５ボルトのデバイス閾値電圧（Ｖｔｈ）を有することができる一方で、Ｌ
ＣＢは、０．４ボルトのデバイス閾値電圧で動作する（メモリは、一般に、ロバスト性及
び低い漏れに対してより高いＶｔｈを有し、周辺制御信号生成回路は、高速の動作に対し
てより低いＶｔｈを有する）。ＳＲＡＭにおける遅延は、ＳＲＡＭにおける配線負荷対論
理ゲートにおけるデバイス負荷が原因で、ＬＣＢの論理ゲートにおける遅延と比べると、
様々な電圧により異なるようにスケーリングされる。この遅延差は重要であり、製造要件
及び／又は回路性能に悪影響を与えることがある。
の動作において、動的電圧スケーリングと組み合わせて回路内の異なるセルに対して異な
る電圧を使用することにより、固有の問題が生じる。例えば、ＬＣＢからのローカルに生
成されたクロック信号を用いるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
アレイは、０．５ボルトのデバイス閾値電圧（Ｖｔｈ）を有することができる一方で、Ｌ
ＣＢは、０．４ボルトのデバイス閾値電圧で動作する（メモリは、一般に、ロバスト性及
び低い漏れに対してより高いＶｔｈを有し、周辺制御信号生成回路は、高速の動作に対し
てより低いＶｔｈを有する）。ＳＲＡＭにおける遅延は、ＳＲＡＭにおける配線負荷対論
理ゲートにおけるデバイス負荷が原因で、ＬＣＢの論理ゲートにおける遅延と比べると、
様々な電圧により異なるようにスケーリングされる。この遅延差は重要であり、製造要件
及び／又は回路性能に悪影響を与えることがある。
幾つかの回路は、低電圧において変動に対する感度が高い。ＳＲＡＭ制御の例では、Ｌ
ＣＢは、ローカル・クロック信号及び遅延ローカル・クロック信号を生成し、これらは、
ワードライン、プリチャージ及びラッチ信号を生成するためにバッファに入れられる。遅
延ローカル・クロック信号は、インバータ・チェーンを用いて、ローカル・クロック信号
のパルス幅を遅延させ、拡張することによって獲得される。ＳＲＡＭ制御における最も重
要なタイミング・コンポーネントは、ＳＲＡＭの読み書き時間ウィンドウを決定するロー
カル・クロック信号のパルス幅である。しかしながら、供給電圧の変化及び閾値電圧間の
差を伴う、インバータ遅延の変動のために、動的電圧スケーリングによりこのタイミング
・コンポーネントを制御するのは非常に困難である。結果として、ＳＲＡＭ遅延機能は、
ＬＣＢインバータ遅延機能に追従しない。
ＣＢは、ローカル・クロック信号及び遅延ローカル・クロック信号を生成し、これらは、
ワードライン、プリチャージ及びラッチ信号を生成するためにバッファに入れられる。遅
延ローカル・クロック信号は、インバータ・チェーンを用いて、ローカル・クロック信号
のパルス幅を遅延させ、拡張することによって獲得される。ＳＲＡＭ制御における最も重
要なタイミング・コンポーネントは、ＳＲＡＭの読み書き時間ウィンドウを決定するロー
カル・クロック信号のパルス幅である。しかしながら、供給電圧の変化及び閾値電圧間の
差を伴う、インバータ遅延の変動のために、動的電圧スケーリングによりこのタイミング
・コンポーネントを制御するのは非常に困難である。結果として、ＳＲＡＭ遅延機能は、
ＬＣＢインバータ遅延機能に追従しない。
この問題に対する１つの可能な解決法は、特許文献１に記載されるようなプログラム可
能遅延回路を使用することである。調整可能な遅延を有する信号を出力するために、一連
のマルチプレクサ及び遅延要素が用いられる。Ｎ個の数のプログラム可能ビットを有する
デジタル入力値を用いて、Ｎ個の回路の遅延段階を制御する、すなわち、ビットはマルチ
プレクサについてのそれぞれのセレクタである。この回路を用いて遅延要素の数を選択的
にプログラムすることができるが、不正確にしか分かっていない、供給電圧に関するこれ
らの要素の実際の遅延における変動が依然として存在するので、この手法は、特に低電圧
において感度が高いデバイスには適していない。
能遅延回路を使用することである。調整可能な遅延を有する信号を出力するために、一連
のマルチプレクサ及び遅延要素が用いられる。Ｎ個の数のプログラム可能ビットを有する
デジタル入力値を用いて、Ｎ個の回路の遅延段階を制御する、すなわち、ビットはマルチ
プレクサについてのそれぞれのセレクタである。この回路を用いて遅延要素の数を選択的
にプログラムすることができるが、不正確にしか分かっていない、供給電圧に関するこれ
らの要素の実際の遅延における変動が依然として存在するので、この手法は、特に低電圧
において感度が高いデバイスには適していない。
別の解決法は、「ダミー」回路を使用して遅延経路を複製することである。この手法は
、特許文献２及び特許文献３におけるメモリ制御に適用される。ダミー・ビットラインに
接続されたセンス増幅器は、ダミー・セルが読み取り動作を完了し、正確なデータ読み取
りタイミングをもたらしたときにメモリ・アレイ・タイミング信号をアサートする制御ラ
インを駆動する。この手法は、リアルタイムでの遅延調整をもたらすが、上述のように、
複製されたＳＲＡＭ経路の遅延変動は、ＬＣＢ論理における遅延変動とは一致せず、タイ
ミング制御がうまくいかない。
、特許文献２及び特許文献３におけるメモリ制御に適用される。ダミー・ビットラインに
接続されたセンス増幅器は、ダミー・セルが読み取り動作を完了し、正確なデータ読み取
りタイミングをもたらしたときにメモリ・アレイ・タイミング信号をアサートする制御ラ
インを駆動する。この手法は、リアルタイムでの遅延調整をもたらすが、上述のように、
複製されたＳＲＡＭ経路の遅延変動は、ＬＣＢ論理における遅延変動とは一致せず、タイ
ミング制御がうまくいかない。
上記に鑑みて、メモリ・アレイのような高感度回路についてのローカル・クロック信号
を較正する、改善された方法を考え出すことが望ましい。この方法は、電源電圧に起因す
る遅延の変動、及び、関連した回路コンポーネントについての閾値電圧間の差に起因する
遅延の変動の両方を考慮に入れる場合に利点をもたらす。
を較正する、改善された方法を考え出すことが望ましい。この方法は、電源電圧に起因す
る遅延の変動、及び、関連した回路コンポーネントについての閾値電圧間の差に起因する
遅延の変動の両方を考慮に入れる場合に利点をもたらす。
改善されたクロック生成回路を提供することが望ましい。
関連した集積回路コンポーネントのための動的電圧スケーリングと併せて利用できる回
路を提供することがさらに望ましい。
路を提供することがさらに望ましい。
ローカル・クロックの自己タイミング型較正を用いて、拡張した電圧又はプロセス範囲
にわたってＳＲＡＭ性能を最適化する方法を提供することがさらに望ましい。
にわたってＳＲＡＭ性能を最適化する方法を提供することがさらに望ましい。
上記は、クロック入力から中間遅延信号を生成する固定遅延経路をもたらす、第１の電
圧レベルで動作する第１の遅延コンポーネントと、第１の電圧レベルにおいて中間遅延信
号を受信し、これを第１の電圧レベルより高い第２の電圧レベルまで上げるレベル・コン
バータと、中間遅延信号から遅延クロック信号を生成する調整可能遅延経路をもたらす、
第２の電圧レベルで動作する第２の遅延コンポーネントとを有する遅延回路を用いて達成
される。第１の遅延コンポーネントは、固定長のインバータ・チェーンを含むことができ
、第２の遅延コンポーネントは、その出力の１つが遅延回路の出力に選択的に接続された
複数の直列接続された遅延要素を含むことができる。遅延要素は、例えば、インバータ、
ＡＮＤゲート、又はＮＡＮＤゲートとすることができる。
圧レベルで動作する第１の遅延コンポーネントと、第１の電圧レベルにおいて中間遅延信
号を受信し、これを第１の電圧レベルより高い第２の電圧レベルまで上げるレベル・コン
バータと、中間遅延信号から遅延クロック信号を生成する調整可能遅延経路をもたらす、
第２の電圧レベルで動作する第２の遅延コンポーネントとを有する遅延回路を用いて達成
される。第１の遅延コンポーネントは、固定長のインバータ・チェーンを含むことができ
、第２の遅延コンポーネントは、その出力の１つが遅延回路の出力に選択的に接続された
複数の直列接続された遅延要素を含むことができる。遅延要素は、例えば、インバータ、
ＡＮＤゲート、又はＮＡＮＤゲートとすることができる。
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のローカル・クロック・バッ
ファについての遅延回路の用途において、第１の電圧レベルは、ローカル・クロック・バ
ッファの公称電圧レベルと同じであり、第２の電圧レベルは、ＳＲＡＭの公称電圧レベル
と同じである。これらの電圧は、動的電圧スケーリングに応じて変化することがあり、調
整可能遅延経路の再較正を必要とする。同時読み取り動作が正しい出力を戻すまで、ＳＲ
ＡＭアレイの読み取りアクセス時間を徐々に増加させることによって、又は、複製ＳＲＡ
Ｍ経路を用いて電圧供給の変化に伴う遅延の変動をシミュレートすることによって、調整
可能遅延経路を較正することができる。
ファについての遅延回路の用途において、第１の電圧レベルは、ローカル・クロック・バ
ッファの公称電圧レベルと同じであり、第２の電圧レベルは、ＳＲＡＭの公称電圧レベル
と同じである。これらの電圧は、動的電圧スケーリングに応じて変化することがあり、調
整可能遅延経路の再較正を必要とする。同時読み取り動作が正しい出力を戻すまで、ＳＲ
ＡＭアレイの読み取りアクセス時間を徐々に増加させることによって、又は、複製ＳＲＡ
Ｍ経路を用いて電圧供給の変化に伴う遅延の変動をシミュレートすることによって、調整
可能遅延経路を較正することができる。
ラッチ又はシフト・レジスタによって直接又は間接的に制御されるスイッチを用いて、
調整可能遅延経路に沿った遅延要素が遅延回路出力に選択的に接続される。常にラッチ又
はレジスタの１つだけが、スイッチを閉じるように要求される論理状態を有する。１つの
実施形態において、ラッチは、複製ＳＲＡＭ経路からの遅延入力信号によってクロック制
御される。代替的な実施形態において、スイッチを閉じる論理状態は、較正信号を繰り返
しアクティブにされるのに伴って、シフト・レジスタを通って進み、遅延を徐々に増大さ
せる。このシフト・レジスタは、プログラム可能である。
調整可能遅延経路に沿った遅延要素が遅延回路出力に選択的に接続される。常にラッチ又
はレジスタの１つだけが、スイッチを閉じるように要求される論理状態を有する。１つの
実施形態において、ラッチは、複製ＳＲＡＭ経路からの遅延入力信号によってクロック制
御される。代替的な実施形態において、スイッチを閉じる論理状態は、較正信号を繰り返
しアクティブにされるのに伴って、シフト・レジスタを通って進み、遅延を徐々に増大さ
せる。このシフト・レジスタは、プログラム可能である。
本発明は、添付図面を参照することによって、より良く理解することができ、その多く
の目的、特徴及び利点が、当業者には明らかとなるであろう。
異なる図面における同じ参照記号の使用は、類似した又は同一の項目を示す。
の目的、特徴及び利点が、当業者には明らかとなるであろう。
異なる図面における同じ参照記号の使用は、類似した又は同一の項目を示す。
本発明は、タイミング信号又はクロック信号を生成するための改善された方法及び集積
回路構造体に向けられる。特に、本発明は、スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）アレイのような、ローカル・クロック信号及び遅延クロック信号を用いる回
路コンポーネントに対するタイミング制御に適用可能である。本発明は、遅延クロック信
号を正確に調整し、動作プロセス又は環境パラメータの拡張した範囲にわたってＳＲＡＭ
性能を最適化するものである。
回路構造体に向けられる。特に、本発明は、スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）アレイのような、ローカル・クロック信号及び遅延クロック信号を用いる回
路コンポーネントに対するタイミング制御に適用可能である。本発明は、遅延クロック信
号を正確に調整し、動作プロセス又は環境パラメータの拡張した範囲にわたってＳＲＡＭ
性能を最適化するものである。
ここで図、特に図１を参照すると、本発明に従って構築された遅延回路の１つの実施形
態１０が示される。遅延回路１０には、一般に、固定長を有するインバータ・チェーン１
２と、選択的に遅延を調整する線形プログラム可能遅延残差（liner programmable delay
residue）１４と、固定インバータ・チェーン１２を線形プログラム可能遅延残差１４に
相互接続するレベル・コンバータ１６とから成る。インバータ・チェーン１２は、第１の
複数の直列接続されたインバータ１８ａ、．．．、１８ｎを含む。第１のインバータ１８
ａは、入力クロック信号を受信し、最後のインバータ１８ｎは、中間遅延信号をレベル・
コンバータ１６の入力に出力する。
態１０が示される。遅延回路１０には、一般に、固定長を有するインバータ・チェーン１
２と、選択的に遅延を調整する線形プログラム可能遅延残差（liner programmable delay
residue）１４と、固定インバータ・チェーン１２を線形プログラム可能遅延残差１４に
相互接続するレベル・コンバータ１６とから成る。インバータ・チェーン１２は、第１の
複数の直列接続されたインバータ１８ａ、．．．、１８ｎを含む。第１のインバータ１８
ａは、入力クロック信号を受信し、最後のインバータ１８ｎは、中間遅延信号をレベル・
コンバータ１６の入力に出力する。
インバータ・チェーン１２は、線形プログラム可能遅延残差１４で用いられる第２の電
源電圧より小さい第１の電源電圧で動作する。従って、レベル・コンバータ１６は、線形
プログラム可能遅延残差１４への入力のために、中間遅延信号の電圧を第１の電源電圧か
ら第２の電源電圧まで上げる。クロック信号をＳＲＡＭアレイに供給するローカル・クロ
ック・バッファについての例示的な実施においては、インバータ・チェーン１２に対する
電源は、公称０．４−０．５ボルトであり、線形プログラム可能遅延残差１４に対する電
源は、ＳＲＡＭアレイに対する電源電圧と同じである公称０．５−０．６ボルトである（
これらの電圧レベルは両方とも、動的電圧スケーリングにより変化し得る）。線形プログ
ラム可能遅延残差１４に対して高電圧を用いることにより、遅延回路１０の遅延全体を増
大させるための増分をより小さくすることが可能になる。より高い電圧を与えることによ
り、クロック較正のためのより良好なモデル（ハードウェア及びシミュレーションの両方
の）ももたらされる。ＳＲＡＭアレイと同じ電源電圧を用いて、異なる集積回路コンポー
ネントに対する電源を統合することが好ましい。
源電圧より小さい第１の電源電圧で動作する。従って、レベル・コンバータ１６は、線形
プログラム可能遅延残差１４への入力のために、中間遅延信号の電圧を第１の電源電圧か
ら第２の電源電圧まで上げる。クロック信号をＳＲＡＭアレイに供給するローカル・クロ
ック・バッファについての例示的な実施においては、インバータ・チェーン１２に対する
電源は、公称０．４−０．５ボルトであり、線形プログラム可能遅延残差１４に対する電
源は、ＳＲＡＭアレイに対する電源電圧と同じである公称０．５−０．６ボルトである（
これらの電圧レベルは両方とも、動的電圧スケーリングにより変化し得る）。線形プログ
ラム可能遅延残差１４に対して高電圧を用いることにより、遅延回路１０の遅延全体を増
大させるための増分をより小さくすることが可能になる。より高い電圧を与えることによ
り、クロック較正のためのより良好なモデル（ハードウェア及びシミュレーションの両方
の）ももたらされる。ＳＲＡＭアレイと同じ電源電圧を用いて、異なる集積回路コンポー
ネントに対する電源を統合することが好ましい。
線形プログラム可能遅延残差１４は、第２の複数の直列接続インバータ２０ａ、．．．
、２０ｎを含むが、連続するインバータ２０間の配線接続の各々は、第１のスイッチ２２
ａ、．．．、２２ｎと、第２のスイッチ２４ａ、．．．、２４ｎへの分岐接続とを有する
。第２のスイッチ２４ａ、．．．、２４ｎの他方のノードは、遅延又はタイミング信号を
もたらす出力ライン２６に接続される。第１の組のスイッチ２２ａ、．．．、２２ｎは、
プログラム可能選択ビットｓｅｌ＿０、．．．、ｓｅｌ＿ｎによって開閉され、第２の組
のスイッチ２４ａ、．．．、２４ｎは、選択ビットの補数、すなわちｓｅｌｂ＿０、．．
．、ｓｅｌｂ＿ｎによって開閉される。１つのスイッチを閉じるために、常に選択ビット
の１つだけがアクティブにされ、線形プログラム可能遅延残差１４を通る単一の遅延経路
を提供する。タイル型回路構成のために、スイッチ２２ｎ及びその出力が、随意的に与え
られる。
、２０ｎを含むが、連続するインバータ２０間の配線接続の各々は、第１のスイッチ２２
ａ、．．．、２２ｎと、第２のスイッチ２４ａ、．．．、２４ｎへの分岐接続とを有する
。第２のスイッチ２４ａ、．．．、２４ｎの他方のノードは、遅延又はタイミング信号を
もたらす出力ライン２６に接続される。第１の組のスイッチ２２ａ、．．．、２２ｎは、
プログラム可能選択ビットｓｅｌ＿０、．．．、ｓｅｌ＿ｎによって開閉され、第２の組
のスイッチ２４ａ、．．．、２４ｎは、選択ビットの補数、すなわちｓｅｌｂ＿０、．．
．、ｓｅｌｂ＿ｎによって開閉される。１つのスイッチを閉じるために、常に選択ビット
の１つだけがアクティブにされ、線形プログラム可能遅延残差１４を通る単一の遅延経路
を提供する。タイル型回路構成のために、スイッチ２２ｎ及びその出力が、随意的に与え
られる。
従って、遅延回路１０は、インバータ・チェーン１２に沿った固定遅延経路からの第１
の遅延コンポーネントと、線形プログラム可能遅延残差１４を通る調整可能な遅延経路か
らの第２の遅延コンポーネントとを含み、これらを合計して総遅延量を得る。固定遅延及
び調整可能な遅延の相対量は、特定の実施に応じて変化し得る。総遅延量は、線形プログ
ラム可能遅延残差１４内のスイッチについての異なる選択ビットをアクティブにして、調
整可能遅延経路を短く又は長くすることによって所望の遅延に設定され、かつ、遅延回路
１０を用いる特定の目的に基づいて選択される。例えば、ＳＲＡＭ制御のために用いられ
るとき、総遅延量は、ＳＲＡＭアレイにアクセスするのに適切な時間ウィンドウを可能に
するように設定される。所望の遅延は、同時読み取り動作が正しい出力を戻すまで、ＳＲ
ＡＭアレイの読み取りアクセス時間を徐々に増加させる又はオーバーヘッドを有する複製
ＳＲＡＭ経路を用いる、較正手順を実行することによって決定することができる。当業者
であれば、遅延回路１０は、論理評価を行なうＳＲＡＭに加えて他の論理回路と共に用い
ることができ、回路コンポーネントの同時タイミング型論理評価によっても同様に較正で
きることを理解するであろう。
の遅延コンポーネントと、線形プログラム可能遅延残差１４を通る調整可能な遅延経路か
らの第２の遅延コンポーネントとを含み、これらを合計して総遅延量を得る。固定遅延及
び調整可能な遅延の相対量は、特定の実施に応じて変化し得る。総遅延量は、線形プログ
ラム可能遅延残差１４内のスイッチについての異なる選択ビットをアクティブにして、調
整可能遅延経路を短く又は長くすることによって所望の遅延に設定され、かつ、遅延回路
１０を用いる特定の目的に基づいて選択される。例えば、ＳＲＡＭ制御のために用いられ
るとき、総遅延量は、ＳＲＡＭアレイにアクセスするのに適切な時間ウィンドウを可能に
するように設定される。所望の遅延は、同時読み取り動作が正しい出力を戻すまで、ＳＲ
ＡＭアレイの読み取りアクセス時間を徐々に増加させる又はオーバーヘッドを有する複製
ＳＲＡＭ経路を用いる、較正手順を実行することによって決定することができる。当業者
であれば、遅延回路１０は、論理評価を行なうＳＲＡＭに加えて他の論理回路と共に用い
ることができ、回路コンポーネントの同時タイミング型論理評価によっても同様に較正で
きることを理解するであろう。
特定の遅延調整を決定するための１つのこうした較正手順が、本発明に従って構築され
たＳＲＡＭサブシステム３２のローカル・クロック・バッファ３０のための適応パルス生
成器の１つの実施形態を示す図２と併せて説明される。ローカル・クロック・バッファ３
０及びＳＲＡＭサブシステム３２が、単一の集積回路チップ上に配置される。ローカル・
クロック・バッファ３０は、グローバル・クロック信号（ｇ＿ｃｌｋ）を受信し、ローン
チ（launch)クロック信号（ｌ＿ｃｌｋ）を生成する。グローバル・クロック信号は、Ｎ
ＯＲゲート３４への入力であり、インバータ・チェーン１２´を通る固定遅延経路と、シ
フト遅延残差設定回路１４´（図３と併せて以下にさらに説明される）を通る調整可能遅
延経路とを含む遅延回路への入力でもある。遅延回路は、シフト遅延残差設定回路１４´
のためのフロントエンド・デバイスとして、レベル変換インバータ３６を含む。シフト遅
延残差設定回路１４´からのタイミング信号の出力は、ＮＯＲゲート３４の他の入力に接
続される。従って、別のインバータ３８に接続されるＮＯＲゲート３４からの出力信号は
、グローバル・クロック信号と同じ周波数を有するが、そのパルス幅は、タイミング信号
の遅延時間及び幅によって変調される。インバータ３８は、ＮＯＲゲート３４からの信号
の極性を修正するために用いられ、その出力はローンチ・クロック信号である。
たＳＲＡＭサブシステム３２のローカル・クロック・バッファ３０のための適応パルス生
成器の１つの実施形態を示す図２と併せて説明される。ローカル・クロック・バッファ３
０及びＳＲＡＭサブシステム３２が、単一の集積回路チップ上に配置される。ローカル・
クロック・バッファ３０は、グローバル・クロック信号（ｇ＿ｃｌｋ）を受信し、ローン
チ（launch)クロック信号（ｌ＿ｃｌｋ）を生成する。グローバル・クロック信号は、Ｎ
ＯＲゲート３４への入力であり、インバータ・チェーン１２´を通る固定遅延経路と、シ
フト遅延残差設定回路１４´（図３と併せて以下にさらに説明される）を通る調整可能遅
延経路とを含む遅延回路への入力でもある。遅延回路は、シフト遅延残差設定回路１４´
のためのフロントエンド・デバイスとして、レベル変換インバータ３６を含む。シフト遅
延残差設定回路１４´からのタイミング信号の出力は、ＮＯＲゲート３４の他の入力に接
続される。従って、別のインバータ３８に接続されるＮＯＲゲート３４からの出力信号は
、グローバル・クロック信号と同じ周波数を有するが、そのパルス幅は、タイミング信号
の遅延時間及び幅によって変調される。インバータ３８は、ＮＯＲゲート３４からの信号
の極性を修正するために用いられ、その出力はローンチ・クロック信号である。
ローンチ・クロック信号は、ＳＲＡＭサブシステム３２のワードライン・デコード／ド
ライバ回路４０への入力である。ワードライン・デコード／ドライバ回路４０は、要求さ
れたメモリ・ブロックについてのワードライン・アドレスを受信し、ローンチ・クロック
がアクティブである間、ＳＲＡＭアレイ４２の対応するワードラインに通電する。グロー
バル評価及びビットライン・デコード／ドライバ４４は、ターゲットとされたメモリセル
内の値を感知し、メモリ・ブロックを要求中のエンティティ、例えばマイクロプロセッサ
に出力する。ブロック４４内のグローバル評価論理回路は、遅延ローンチ・クロック信号
（ｄｅｌ＿ｌ＿ｃｌｋ）がアクティブであるときに、ビットラインを評価する。遅延ロー
ンチ・クロック信号は、ローンチ・クロック信号（ｌ＿ｃｌｋ）を生成するのと同一の方
法によって生成されるが、ＳＲＡＭアレイ４２のローカル・ビットラインからグローバル
・ビットラインへの信号伝搬遅延に対応する、予め計算された遅延時間（例えば、付加的
なインバータ・チェーンからの）がない。
ライバ回路４０への入力である。ワードライン・デコード／ドライバ回路４０は、要求さ
れたメモリ・ブロックについてのワードライン・アドレスを受信し、ローンチ・クロック
がアクティブである間、ＳＲＡＭアレイ４２の対応するワードラインに通電する。グロー
バル評価及びビットライン・デコード／ドライバ４４は、ターゲットとされたメモリセル
内の値を感知し、メモリ・ブロックを要求中のエンティティ、例えばマイクロプロセッサ
に出力する。ブロック４４内のグローバル評価論理回路は、遅延ローンチ・クロック信号
（ｄｅｌ＿ｌ＿ｃｌｋ）がアクティブであるときに、ビットラインを評価する。遅延ロー
ンチ・クロック信号は、ローンチ・クロック信号（ｌ＿ｃｌｋ）を生成するのと同一の方
法によって生成されるが、ＳＲＡＭアレイ４２のローカル・ビットラインからグローバル
・ビットラインへの信号伝搬遅延に対応する、予め計算された遅延時間（例えば、付加的
なインバータ・チェーンからの）がない。
ＳＲＡＭ４２アレイに対する読み取り動作を用いて、電流クロック信号の相対的遅延及
びパルス幅の十分性に関するフィードバックを提供する。読み取り動作は、ＳＲＡＭアレ
イ４２の通常のワードラインを用いて、又は、この目的のために与えられたＳＲＡＭアレ
イ４２内のメモリセルの特定の組を用いて実行することができる。テストパターンを受け
取るセルは、ＳＲＡＭアレイ４２の物理的中心の近くに配置することが好ましい。例示的
な実施形態においては、テストパターンを含む９ビットが、ＳＲＡＭアレイ４２内の指定
されたアドレスに書き込まれ、その後、グローバル評価及びビットライン・デコーダ／ド
ライバ４４によって読み取られる。これらの書き込み動作及び読み取り動作は、マイクロ
プロセッサ又は集積回路の他の制御論理によって開始される。グローバル評価及びビット
ライン・デコーダ／ドライバ４４のタップオフ出力は、これらの９ビットをローカル・ク
ロック・バッファ３０内の比較器４６の第１の入力に与える。比較器４６はまた、第２の
入力に格納された９ビット・データを受信し、格納されたデータを、同時評価からの９ビ
ットと比較する。第２の入力についての９ビットは、工場で設定される又は集積回路のス
キャンチェーンによってプログラム可能に設定される保持ラッチ内に格納することができ
る。
びパルス幅の十分性に関するフィードバックを提供する。読み取り動作は、ＳＲＡＭアレ
イ４２の通常のワードラインを用いて、又は、この目的のために与えられたＳＲＡＭアレ
イ４２内のメモリセルの特定の組を用いて実行することができる。テストパターンを受け
取るセルは、ＳＲＡＭアレイ４２の物理的中心の近くに配置することが好ましい。例示的
な実施形態においては、テストパターンを含む９ビットが、ＳＲＡＭアレイ４２内の指定
されたアドレスに書き込まれ、その後、グローバル評価及びビットライン・デコーダ／ド
ライバ４４によって読み取られる。これらの書き込み動作及び読み取り動作は、マイクロ
プロセッサ又は集積回路の他の制御論理によって開始される。グローバル評価及びビット
ライン・デコーダ／ドライバ４４のタップオフ出力は、これらの９ビットをローカル・ク
ロック・バッファ３０内の比較器４６の第１の入力に与える。比較器４６はまた、第２の
入力に格納された９ビット・データを受信し、格納されたデータを、同時評価からの９ビ
ットと比較する。第２の入力についての９ビットは、工場で設定される又は集積回路のス
キャンチェーンによってプログラム可能に設定される保持ラッチ内に格納することができ
る。
９ビット全ての一致が比較により示された場合には、読み取り動作は成功しており、す
なわち、読み取り時間ウィンドウが十分に長いものであり、遅延クロック信号の更なる調
整は必要なく、こうした場合、比較器４６は、論理「０」をＮＡＮＤゲート４８に出力す
る。比較が、９ビットのいずれかの不一致を示す場合には、読み取り動作はより大きい時
間ウィンドウを必要とする、すなわち、遅延ローンチ・クロック信号のパルス幅は、所望
のパルス幅より狭いので、遅延ローンチ・クロック信号を調整する必要があり、このよう
な場合、比較器４６の出力は論理「１」となる。ＮＡＮＤゲート４８への他の入力は、別
のＮＯＲゲート５０からのチョップ信号（chopped signal）である。チョップ信号は、遅
延ローンチ・クロック信号に更なる遅延を生じさせ、この更なる遅延信号を反転させ、次
いで、これを遅延ローンチ・クロック信号と組み合わせることによって得られる。ＮＯＲ
ゲート５０からのチョップ信号の反転したパルス幅（信号が論理的ロー（ｌｏｇｉｃａｌ
ｌｏｗ）であるとき）は、遅延ローンチ・クロック信号のパルス幅が狭いと広くなり、
遅延したローンチ・クロック信号のパルス幅が広いと狭くなる。ＮＡＮＤゲート４８は、
９ビットの比較が失敗しない限り、アクティブであるクロック較正信号（ｃｌｋ＿ｆｆ）
を出力し、ＮＯＲゲート５０の出力はアクティブである。シフト遅延残差設定回路１４´
は、較正信号を用いて、遅延を増大させ、より広いパルス幅を生成する。
なわち、読み取り時間ウィンドウが十分に長いものであり、遅延クロック信号の更なる調
整は必要なく、こうした場合、比較器４６は、論理「０」をＮＡＮＤゲート４８に出力す
る。比較が、９ビットのいずれかの不一致を示す場合には、読み取り動作はより大きい時
間ウィンドウを必要とする、すなわち、遅延ローンチ・クロック信号のパルス幅は、所望
のパルス幅より狭いので、遅延ローンチ・クロック信号を調整する必要があり、このよう
な場合、比較器４６の出力は論理「１」となる。ＮＡＮＤゲート４８への他の入力は、別
のＮＯＲゲート５０からのチョップ信号（chopped signal）である。チョップ信号は、遅
延ローンチ・クロック信号に更なる遅延を生じさせ、この更なる遅延信号を反転させ、次
いで、これを遅延ローンチ・クロック信号と組み合わせることによって得られる。ＮＯＲ
ゲート５０からのチョップ信号の反転したパルス幅（信号が論理的ロー（ｌｏｇｉｃａｌ
ｌｏｗ）であるとき）は、遅延ローンチ・クロック信号のパルス幅が狭いと広くなり、
遅延したローンチ・クロック信号のパルス幅が広いと狭くなる。ＮＡＮＤゲート４８は、
９ビットの比較が失敗しない限り、アクティブであるクロック較正信号（ｃｌｋ＿ｆｆ）
を出力し、ＮＯＲゲート５０の出力はアクティブである。シフト遅延残差設定回路１４´
は、較正信号を用いて、遅延を増大させ、より広いパルス幅を生成する。
シフト遅延残差設定回路１４´が、図３にさらに詳細に示され、このシフト遅延残差設
定回路１４´は、複数の直列接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎによって
設けられた調整可能遅延経路を含む。ＡＮＤゲートの出力をシフト遅延残差設定回路１４
´のタイミング信号出力に接続するスイッチを選択的に作動させることによって、異なる
遅延が再び選択される。この実施形態において、各スイッチは、ｐ型電界効果トランジス
タ（ｐｆｅｔ）に結合されたｎ型電界効果トランジスタ（ｎｆｅｔ）から成る、すなわち
、ｎｆｅｔのソースがｐｆｅｔのソースに接続され、ｎｆｅｔのドレインがｐｆｅｔのド
レインに接続される。ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎのｎｆｅ
ｔゲートは、それぞれのインバータ５６ａ、５６ｂ、．．．、５６ｎによって制御される
。ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎのｐｆｅｔゲートは、シフト
・レジスタ回路５９のそれぞれのシフト・レジスタ（フリップ・フロップ）５８ａ、５８
ｂ、．．．、５８ｎによって制御される。
定回路１４´は、複数の直列接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎによって
設けられた調整可能遅延経路を含む。ＡＮＤゲートの出力をシフト遅延残差設定回路１４
´のタイミング信号出力に接続するスイッチを選択的に作動させることによって、異なる
遅延が再び選択される。この実施形態において、各スイッチは、ｐ型電界効果トランジス
タ（ｐｆｅｔ）に結合されたｎ型電界効果トランジスタ（ｎｆｅｔ）から成る、すなわち
、ｎｆｅｔのソースがｐｆｅｔのソースに接続され、ｎｆｅｔのドレインがｐｆｅｔのド
レインに接続される。ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎのｎｆｅ
ｔゲートは、それぞれのインバータ５６ａ、５６ｂ、．．．、５６ｎによって制御される
。ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎのｐｆｅｔゲートは、シフト
・レジスタ回路５９のそれぞれのシフト・レジスタ（フリップ・フロップ）５８ａ、５８
ｂ、．．．、５８ｎによって制御される。
インバータ３６からの中間遅延信号は、ｎｆｅｔ／ｐｆｅｔの対５４ａのソース及びＡ
ＮＤゲート５２ａの一方の入力に接続され、ＡＮＤゲート５２ａの他の入力は、シフト・
レジスタ５８ａの出力に接続される。同様に、ＡＮＤゲート５２ａの出力は、ｎｆｅｔ／
ｐｆｅｔの対５４ｂのソース及びＡＮＤゲート５２ｂの一方の入力に接続され、ＡＮＤゲ
ート５２ｂの他の入力は、シフト・レジスタ５８ｂの出力に接続される。一つのＡＮＤゲ
ートの出力から次のＡＮＤゲートの入力へのこれらの接続が、連続して繰り返される。最
後のＡＮＤゲート５２ｎの出力は、ｎｆｅｔ／ｐｆｅｔの対５４ｎのソースに接続される
。この実施形態は、遅延要素に関してＡＮＤゲートを用いるが、ＮＡＮＤゲートのような
他の論理ゲートを使用し、次にインバータを使用してもよい。
ＮＤゲート５２ａの一方の入力に接続され、ＡＮＤゲート５２ａの他の入力は、シフト・
レジスタ５８ａの出力に接続される。同様に、ＡＮＤゲート５２ａの出力は、ｎｆｅｔ／
ｐｆｅｔの対５４ｂのソース及びＡＮＤゲート５２ｂの一方の入力に接続され、ＡＮＤゲ
ート５２ｂの他の入力は、シフト・レジスタ５８ｂの出力に接続される。一つのＡＮＤゲ
ートの出力から次のＡＮＤゲートの入力へのこれらの接続が、連続して繰り返される。最
後のＡＮＤゲート５２ｎの出力は、ｎｆｅｔ／ｐｆｅｔの対５４ｎのソースに接続される
。この実施形態は、遅延要素に関してＡＮＤゲートを用いるが、ＮＡＮＤゲートのような
他の論理ゲートを使用し、次にインバータを使用してもよい。
シフト・レジスタ５８ａの入力は、一定の論理ハイ（ｌｏｇｉｃａｌ ｈｉｇｈ）信号
（ｆｆ＿ｉｎ）に接続され、その出力は、シフト・レジスタ５８ｂの入力に接続される。
一つのシフト・レジスタの出力から次のシフト・レジスタの入力への接続が、連続して繰
り返される。各々のシフト・レジスタ５８ａ、５８ｂ、．．．、５８ｎは、別のＡＮＤゲ
ート６０からの信号によってクロック制御（ラッチ）される。ＡＮＤゲート６０は、較正
信号（ｃｌｋ＿ｆｆ）及びイネーブル信号（ｅｎｓｈｉｆｔ）からの入力を受信する。動
的電圧スケーリングの結果としてのＳＲＡＭ３２についての電源電圧の変化に応答して、
イネーブル信号をアクティブにし、遅延クロック信号を再較正することができる。ｅｎｓ
ｈｉｆｔがアクティブである場合、ＡＮＤゲート６０は、クロック較正信号から修正パル
スを受信する度に、ラッチ・パルスがシフト・レジスタ５８ａ、５８ｂ、．．．、５８ｎ
に送られる。シフト・レジスタ５８ａの値は、最初にゼロ（論理ロー）に設定され、シフ
ト・レジスタ５８ｂ、．．．、５８ｎの値は、リセット信号を用いて、最初に１（論理ハ
イ）に設定される。これらの設定により、ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎ
のいずれも通過することなく、ｎｆｅｔ／ｐｆｅｔ対５４ａを通って可能な最短の遅延が
もたらされる。較正の際（シフトがイネーブルにされるとき）、このゼロの値は、繰り返
される９ビットの各々の比較、及び、結果としてもたらされる較正信号のアクティブ化に
より、レジスタ・チェーンを移動し、ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎの１
つ又は複数を通る遅延経路を選択的に変更することによって、遅延が徐々に増大される。
ゼロの値が最後のシフト・レジスタ５８ｎ内にあり、１の値が残りのシフト・レジスタ内
にあるときに、最大の遅延が達成されるので、遅延経路は、ＡＮＤゲート５２ａ、５２ｂ
、．．．、５２ｎの全てを通過する。シフト・レジスタ５８ｎの出力をエラー信号（ｏｖ
ｅｒｆｌｏｗｂ）として使用し、最大遅延チェーンが依然として短すぎることを示すこと
もできる。４５ナノメートル技術を用いる例示的な実施形態の場合、固定遅延は、５０ピ
コ秒のオーダーとすることができ、調整可能な遅延は、１０ピコ秒から１００ピコ秒まで
の範囲にあり、遅延の増分は、１０ピコ秒から２０ピコ秒までの範囲にある。
（ｆｆ＿ｉｎ）に接続され、その出力は、シフト・レジスタ５８ｂの入力に接続される。
一つのシフト・レジスタの出力から次のシフト・レジスタの入力への接続が、連続して繰
り返される。各々のシフト・レジスタ５８ａ、５８ｂ、．．．、５８ｎは、別のＡＮＤゲ
ート６０からの信号によってクロック制御（ラッチ）される。ＡＮＤゲート６０は、較正
信号（ｃｌｋ＿ｆｆ）及びイネーブル信号（ｅｎｓｈｉｆｔ）からの入力を受信する。動
的電圧スケーリングの結果としてのＳＲＡＭ３２についての電源電圧の変化に応答して、
イネーブル信号をアクティブにし、遅延クロック信号を再較正することができる。ｅｎｓ
ｈｉｆｔがアクティブである場合、ＡＮＤゲート６０は、クロック較正信号から修正パル
スを受信する度に、ラッチ・パルスがシフト・レジスタ５８ａ、５８ｂ、．．．、５８ｎ
に送られる。シフト・レジスタ５８ａの値は、最初にゼロ（論理ロー）に設定され、シフ
ト・レジスタ５８ｂ、．．．、５８ｎの値は、リセット信号を用いて、最初に１（論理ハ
イ）に設定される。これらの設定により、ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎ
のいずれも通過することなく、ｎｆｅｔ／ｐｆｅｔ対５４ａを通って可能な最短の遅延が
もたらされる。較正の際（シフトがイネーブルにされるとき）、このゼロの値は、繰り返
される９ビットの各々の比較、及び、結果としてもたらされる較正信号のアクティブ化に
より、レジスタ・チェーンを移動し、ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎの１
つ又は複数を通る遅延経路を選択的に変更することによって、遅延が徐々に増大される。
ゼロの値が最後のシフト・レジスタ５８ｎ内にあり、１の値が残りのシフト・レジスタ内
にあるときに、最大の遅延が達成されるので、遅延経路は、ＡＮＤゲート５２ａ、５２ｂ
、．．．、５２ｎの全てを通過する。シフト・レジスタ５８ｎの出力をエラー信号（ｏｖ
ｅｒｆｌｏｗｂ）として使用し、最大遅延チェーンが依然として短すぎることを示すこと
もできる。４５ナノメートル技術を用いる例示的な実施形態の場合、固定遅延は、５０ピ
コ秒のオーダーとすることができ、調整可能な遅延は、１０ピコ秒から１００ピコ秒まで
の範囲にあり、遅延の増分は、１０ピコ秒から２０ピコ秒までの範囲にある。
複製ＳＲＡＭ経路を用いた上述の第２の較正方法が、本発明に従って構築された自己タ
イミング型ローカル・クロック・バッファ（ＬＣＢ）７０の１つの実施形態を示す図４と
併せて説明される。グローバル・クロック信号は、３つのＮＡＮＤゲート７２ａ、７２ｂ
、７２ｃへの入力である。ＮＡＮＤゲート７２ａ及び７２ｂの第２の入力は、論理ハイ（
Ｖｄｄ）に接続される。ＮＡＮＤゲート７２ａの出力は、インバータ７３への入力であり
、その出力はＮＯＲゲート７６に接続される。遅延残差設定回路１４´´からのタイミン
グ出力信号は、ＮＯＲゲート７６の他の入力に接続される。従って、別のインバータ７８
に接続された遅延残差設定回路１４´´からのタイミング出力信号は、グローバル・クロ
ック信号と同じ周波数を有するが、そのパルス幅は、タイミング出力信号の遅延時間及び
幅によって再び変調される。インバータ７８は、ＮＯＲゲート７６からの信号の極性を修
正するために用いられ、その出力は、ローンチ・クロック信号である。当業者であれば、
インバータ７３及び７８のような種々のインバータが、自己タイミング型ＬＣＢ７０の所
与の実施形態に用いられる特定のタイプのゲートに基づいて、信号の適切な極性を設定す
るために用いられること、及び、代替的な実施形態においては、それらのインバータを省
略又は付加することができることを理解するであろう。
イミング型ローカル・クロック・バッファ（ＬＣＢ）７０の１つの実施形態を示す図４と
併せて説明される。グローバル・クロック信号は、３つのＮＡＮＤゲート７２ａ、７２ｂ
、７２ｃへの入力である。ＮＡＮＤゲート７２ａ及び７２ｂの第２の入力は、論理ハイ（
Ｖｄｄ）に接続される。ＮＡＮＤゲート７２ａの出力は、インバータ７３への入力であり
、その出力はＮＯＲゲート７６に接続される。遅延残差設定回路１４´´からのタイミン
グ出力信号は、ＮＯＲゲート７６の他の入力に接続される。従って、別のインバータ７８
に接続された遅延残差設定回路１４´´からのタイミング出力信号は、グローバル・クロ
ック信号と同じ周波数を有するが、そのパルス幅は、タイミング出力信号の遅延時間及び
幅によって再び変調される。インバータ７８は、ＮＯＲゲート７６からの信号の極性を修
正するために用いられ、その出力は、ローンチ・クロック信号である。当業者であれば、
インバータ７３及び７８のような種々のインバータが、自己タイミング型ＬＣＢ７０の所
与の実施形態に用いられる特定のタイプのゲートに基づいて、信号の適切な極性を設定す
るために用いられること、及び、代替的な実施形態においては、それらのインバータを省
略又は付加することができることを理解するであろう。
ＮＡＮＤゲート７２ｂの出力により、固定遅延経路を与えるインバータ・チェーン１２
が駆動される。インバータ・チェーン１２からの中間遅延信号は、２つの他のインバータ
７４、８０を通過し、この実施形態においては、どちらもレベル変換のために使用される
、すなわち、インバータ７４は、信号の電圧レベルを、インバータ・チェーン１２の電源
レベルから中間電圧まで上げ、インバータ８０はさらに、信号の電圧レベルを、遅延残差
設定回路１４´´の電源レベルまで上げる。
が駆動される。インバータ・チェーン１２からの中間遅延信号は、２つの他のインバータ
７４、８０を通過し、この実施形態においては、どちらもレベル変換のために使用される
、すなわち、インバータ７４は、信号の電圧レベルを、インバータ・チェーン１２の電源
レベルから中間電圧まで上げ、インバータ８０はさらに、信号の電圧レベルを、遅延残差
設定回路１４´´の電源レベルまで上げる。
ＮＡＮＤゲート７２ｃの第２の入力は、イネーブル信号（ｓｅｌｃａｌ）であり、ＮＡ
ＤＮゲート７２ｃの出力は、複製ＳＲＡＭ経路８４に接続される。ＳＲＡＭ経路８４は、
機能ＳＲＡＭメモリと同じコンポーネントを有するダミー回路を用いて、現在の動作中の
プロセス及び環境パラメータにおける機能ＳＲＡＭメモリの遅延を追跡する。機能ＳＲＡ
Ｍメモリ自体のビットラインを感知する代わりにダミー回路を使用することにより、ＳＲ
ＡＭアレイの摂動が回避される。１つの複製ＳＲＡＭ経路のみを用いて、幾つかのＬＣＢ
を較正することができる。ＳＲＡＭ経路８４からの信号は、遅延残差設定回路１４´´に
ＳＲＡＭ遅延入力（ｄｌ＿ｃｌｋ）を与える別のインバータ７５を通過する。イネーブル
信号の補数も、そのドレインがＶｄｄ（ローカル・クロック・バッファについての電源電
圧）に接続され、そのソースがＮＯＲゲート７６の第２の入力に接続されるｐｆｅｔ８２
を制御し、較正の際にローンチ・クロック信号の遅延変調をディスエーブルにする。
ＤＮゲート７２ｃの出力は、複製ＳＲＡＭ経路８４に接続される。ＳＲＡＭ経路８４は、
機能ＳＲＡＭメモリと同じコンポーネントを有するダミー回路を用いて、現在の動作中の
プロセス及び環境パラメータにおける機能ＳＲＡＭメモリの遅延を追跡する。機能ＳＲＡ
Ｍメモリ自体のビットラインを感知する代わりにダミー回路を使用することにより、ＳＲ
ＡＭアレイの摂動が回避される。１つの複製ＳＲＡＭ経路のみを用いて、幾つかのＬＣＢ
を較正することができる。ＳＲＡＭ経路８４からの信号は、遅延残差設定回路１４´´に
ＳＲＡＭ遅延入力（ｄｌ＿ｃｌｋ）を与える別のインバータ７５を通過する。イネーブル
信号の補数も、そのドレインがＶｄｄ（ローカル・クロック・バッファについての電源電
圧）に接続され、そのソースがＮＯＲゲート７６の第２の入力に接続されるｐｆｅｔ８２
を制御し、較正の際にローンチ・クロック信号の遅延変調をディスエーブルにする。
ＮＡＮＤゲート７２ｃ又は入力のようなイネーブル信号を有する他の論理回路は、この
実施に不可欠なものではあるが、ＮＡＮＤゲート７２ａ及び７２ｂは、ＮＡＮＤゲート７
２ｃの同じ遅延寄与分をそれぞれの信号経路に与えるためのタイミング目的だけのために
用いられ、代替的な実施においては、これらを除去することができる。
実施に不可欠なものではあるが、ＮＡＮＤゲート７２ａ及び７２ｂは、ＮＡＮＤゲート７
２ｃの同じ遅延寄与分をそれぞれの信号経路に与えるためのタイミング目的だけのために
用いられ、代替的な実施においては、これらを除去することができる。
図５に遅延残差設定回路１４´´がさらに詳細に示され、この遅延残差設定回路１４´
´は、図２のシフト遅延残差設定回路１４´におけるものに類似した調整可能遅延経路を
有し、ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎから成るスイッチ及びイ
ンバータ５６ａ、５６ｂ、．．．、５６ｎによって回路の出力に選択的に相互接続された
複数の直列接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎを含む。しかしながら、シ
フト・レジスタの代わりに、スイッチはここで、その入力がイネーブル信号（ｓｅｌｃａ
ｌｂ）の補数及び複数のラッチ８８ａ、８８ｂ、．．．、８８ｎからの出力である、組み
合わせ論理回路によって制御される。ラッチ８８ａ、８８ｂ、．．．、８８ｎは、較正信
号、すなわちＳＲＡＭ遅延信号（ｄｌ＿ｃｌｋ）によってクロック制御される。インバー
タ８０からの中間遅延信号は、第１のラッチ８８ａへの入力であり、ＮＡＮＤゲート９４
ａは、自己較正信号の補数及びラッチ８８ａの出力を入力として受信する。同様に、ＡＮ
Ｄゲート５２ａの出力は、ラッチ８８ｂへの入力であり、別のＮＡＮＤゲート９４ｂは、
自己較正信号及びラッチ８８ｂの出力を入力として受信する。最後のＮＡＮＤゲート９４
ｎの出力がｎｆｅｔ／ｐｆｅｔの対５４ｎのソースに接続されるまで、１つのＡＮＤゲー
トの出力から次のラッチの入力への、及び、そのラッチ出力から、他の入力が補数信号で
ある次のＮＡＮＤゲートへのこれらの接続が、連続して繰り返される。
´は、図２のシフト遅延残差設定回路１４´におけるものに類似した調整可能遅延経路を
有し、ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎから成るスイッチ及びイ
ンバータ５６ａ、５６ｂ、．．．、５６ｎによって回路の出力に選択的に相互接続された
複数の直列接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎを含む。しかしながら、シ
フト・レジスタの代わりに、スイッチはここで、その入力がイネーブル信号（ｓｅｌｃａ
ｌｂ）の補数及び複数のラッチ８８ａ、８８ｂ、．．．、８８ｎからの出力である、組み
合わせ論理回路によって制御される。ラッチ８８ａ、８８ｂ、．．．、８８ｎは、較正信
号、すなわちＳＲＡＭ遅延信号（ｄｌ＿ｃｌｋ）によってクロック制御される。インバー
タ８０からの中間遅延信号は、第１のラッチ８８ａへの入力であり、ＮＡＮＤゲート９４
ａは、自己較正信号の補数及びラッチ８８ａの出力を入力として受信する。同様に、ＡＮ
Ｄゲート５２ａの出力は、ラッチ８８ｂへの入力であり、別のＮＡＮＤゲート９４ｂは、
自己較正信号及びラッチ８８ｂの出力を入力として受信する。最後のＮＡＮＤゲート９４
ｎの出力がｎｆｅｔ／ｐｆｅｔの対５４ｎのソースに接続されるまで、１つのＡＮＤゲー
トの出力から次のラッチの入力への、及び、そのラッチ出力から、他の入力が補数信号で
ある次のＮＡＮＤゲートへのこれらの接続が、連続して繰り返される。
ＮＡＮＤゲート９４ａの出力は、別のＮＡＮＤゲート９０の入力及びＮＸＯＲゲート９
２ａの入力に接続される。ＮＡＮＤゲート９０の他の入力は、自己較正信号の補数に接続
され、ＮＡＮＤゲート９０の出力は、第１のｎｆｅｔ／ｐｆｅｔの対５４ａを制御する。
同様に、次のＮＡＮＤゲート９４ｂの出力は、ＮＸＯＲゲート９２ｂの他の入力及び次の
ＮＸＯＲゲート（図示せず）の入力に接続され、ＮＸＯＲゲート９２ｂの出力は、次のｎ
ｆｅｔ／ｐｆｅｔの対５４ｂを制御する。最後のＮＡＮＤゲート９４ｎの出力が、ＮＸＯ
Ｒゲート９２ｎの最後の入力及びｎｆｅｔ／ｐｆｅｔの対５４ｎに接続されるまで、連続
したＮＡＮＤゲート出力から連続したＮＸＯＲゲート入力への、及び、ＮＸＯＲ出力から
ｎｆｅｔ／ｐｆｅｔの対へのこれらの接続は、連続して繰り返される。自己較正信号がア
クティブでない場合（ｓｅｌｃａｌｂ＝Ｖｄｄ）、中間遅延信号（ｉｎｓｗ０）は、ＳＲ
ＡＭ遅延を追跡する必要に応じて、正しい数のＮＡＮＤ遅延を通って回路出力に進む。こ
の例示的な実施においては、各々がＶｄｄ＝０．９ボルトにおいて約１０ピコ秒の遅延を
もたらす、３２個のＮＡＮＤゲートが、遅延チェーン内に存在することが好ましい。
２ａの入力に接続される。ＮＡＮＤゲート９０の他の入力は、自己較正信号の補数に接続
され、ＮＡＮＤゲート９０の出力は、第１のｎｆｅｔ／ｐｆｅｔの対５４ａを制御する。
同様に、次のＮＡＮＤゲート９４ｂの出力は、ＮＸＯＲゲート９２ｂの他の入力及び次の
ＮＸＯＲゲート（図示せず）の入力に接続され、ＮＸＯＲゲート９２ｂの出力は、次のｎ
ｆｅｔ／ｐｆｅｔの対５４ｂを制御する。最後のＮＡＮＤゲート９４ｎの出力が、ＮＸＯ
Ｒゲート９２ｎの最後の入力及びｎｆｅｔ／ｐｆｅｔの対５４ｎに接続されるまで、連続
したＮＡＮＤゲート出力から連続したＮＸＯＲゲート入力への、及び、ＮＸＯＲ出力から
ｎｆｅｔ／ｐｆｅｔの対へのこれらの接続は、連続して繰り返される。自己較正信号がア
クティブでない場合（ｓｅｌｃａｌｂ＝Ｖｄｄ）、中間遅延信号（ｉｎｓｗ０）は、ＳＲ
ＡＭ遅延を追跡する必要に応じて、正しい数のＮＡＮＤ遅延を通って回路出力に進む。こ
の例示的な実施においては、各々がＶｄｄ＝０．９ボルトにおいて約１０ピコ秒の遅延を
もたらす、３２個のＮＡＮＤゲートが、遅延チェーン内に存在することが好ましい。
図６をさらに参照すると、代替的に、同じく図２のシフト遅延残差設定回路１４´及び
図５の遅延残差設定回路１４´´におけるものと類似した調整可能遅延経路を有し、ｎｆ
ｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎと、インバータ５６ａ、５６ｂ、．
．．、５６ｎとから成るスイッチによって回路出力に選択的に相互接続された複数の直列
接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎを含む、プログラム可能遅延残差設定
回路１４´´´によって、調整可能な遅延をもたらすことができる。しかしながら、この
代替的な実施形態においては、レジスタ・チェーンは、捕捉されたビット・シーケンスを
格納し、このデータをシリアル方式で転送して外部回路又はマシンによって分析されるよ
うにし、次に、外部回路又はマシンからプログラミング・ビットを受信（ロード）し、そ
れらを用いて、本機能による所望の遅延に対する適切なスイッチ５４を選択する。
図５の遅延残差設定回路１４´´におけるものと類似した調整可能遅延経路を有し、ｎｆ
ｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎと、インバータ５６ａ、５６ｂ、．
．．、５６ｎとから成るスイッチによって回路出力に選択的に相互接続された複数の直列
接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎを含む、プログラム可能遅延残差設定
回路１４´´´によって、調整可能な遅延をもたらすことができる。しかしながら、この
代替的な実施形態においては、レジスタ・チェーンは、捕捉されたビット・シーケンスを
格納し、このデータをシリアル方式で転送して外部回路又はマシンによって分析されるよ
うにし、次に、外部回路又はマシンからプログラミング・ビットを受信（ロード）し、そ
れらを用いて、本機能による所望の遅延に対する適切なスイッチ５４を選択する。
プログラム可能遅延残差設定回路１４´´´は、独立したクロック信号（ｃｌｏｃｋ＿
ｆｆ）によって制御（ラッチ）されるレジスタ５８ａ、５８ｂ、．．．、５８ｎを含む別
のシフト・レジスタ回路５９´を有する。ラッチ・クロック信号の周波数は、重要ではな
いが、グローバル・クロック信号から生成されること、及び、同じ周波数を有することが
好ましい。第１のレジスタ５８ａは、プログラム可能入力信号（ｆｆ＿ｉｎ）を受信し、
その出力は、マルチプレクサ１００ａの１つの入力及びＮＡＮＤゲート９６ａの１つの入
力に接続される。マルチプレクサ１００ａへの他の入力は、その入力が中間遅延信号（ｉ
ｎｓｗ０）であるラッチ９８ａの出力からのものである。ラッチ９８ａは、ＳＲＡＭ遅延
信号（ｄｌ＿ｃｌｋ）によってクロック制御される。マルチプレクサ１００ａは、シフト
・イネーブル信号（ｅｎｓｈｉｆｔ）によって制御され、シフト・イネーブル信号の補数
は、ＮＡＮＤゲート９６ａへの他の入力である。マルチプレクサ１００ａの出力は、レジ
スタ５８ｂに与えられる。ＮＡＮＤゲート９６ａの出力は、ｎｆｅｔ／ｐｆｅｔの対５４
ａを制御し、遅延チェーンのＡＮＤゲート５２ａへの入力でもある。類似の接続が、レジ
スタ・チェーンに沿って連続的になされ、例えば、次のレジスタ５８ｂの出力は、次のマ
ルチプレクサ１００ｂへの入力であり、シフト・イネーブル信号の補数も受信するＮＡＮ
Ｄゲート９６ｂへの入力であり、ラッチ９８ｂは、ＡＮＤゲート５２ａから遅延信号を受
信し、その出力は、シフト・イネーブル信号によって制御されるマルチプレクサ１００ｂ
の他の入力に接続され、ＮＡＮＤゲート９６ｂの出力は、ｎｆｅｔ／ｐｆｅｔの対５４ｂ
を制御する。最後のレジスタ５８ｎの出力は、ＮＡＮＤゲート９６ｎの１つの入力に接続
され、同じくレジスタ・チェーン（ｆｆ＿ｏｕｔ）についてのデータ出力でもある。
ｆｆ）によって制御（ラッチ）されるレジスタ５８ａ、５８ｂ、．．．、５８ｎを含む別
のシフト・レジスタ回路５９´を有する。ラッチ・クロック信号の周波数は、重要ではな
いが、グローバル・クロック信号から生成されること、及び、同じ周波数を有することが
好ましい。第１のレジスタ５８ａは、プログラム可能入力信号（ｆｆ＿ｉｎ）を受信し、
その出力は、マルチプレクサ１００ａの１つの入力及びＮＡＮＤゲート９６ａの１つの入
力に接続される。マルチプレクサ１００ａへの他の入力は、その入力が中間遅延信号（ｉ
ｎｓｗ０）であるラッチ９８ａの出力からのものである。ラッチ９８ａは、ＳＲＡＭ遅延
信号（ｄｌ＿ｃｌｋ）によってクロック制御される。マルチプレクサ１００ａは、シフト
・イネーブル信号（ｅｎｓｈｉｆｔ）によって制御され、シフト・イネーブル信号の補数
は、ＮＡＮＤゲート９６ａへの他の入力である。マルチプレクサ１００ａの出力は、レジ
スタ５８ｂに与えられる。ＮＡＮＤゲート９６ａの出力は、ｎｆｅｔ／ｐｆｅｔの対５４
ａを制御し、遅延チェーンのＡＮＤゲート５２ａへの入力でもある。類似の接続が、レジ
スタ・チェーンに沿って連続的になされ、例えば、次のレジスタ５８ｂの出力は、次のマ
ルチプレクサ１００ｂへの入力であり、シフト・イネーブル信号の補数も受信するＮＡＮ
Ｄゲート９６ｂへの入力であり、ラッチ９８ｂは、ＡＮＤゲート５２ａから遅延信号を受
信し、その出力は、シフト・イネーブル信号によって制御されるマルチプレクサ１００ｂ
の他の入力に接続され、ＮＡＮＤゲート９６ｂの出力は、ｎｆｅｔ／ｐｆｅｔの対５４ｂ
を制御する。最後のレジスタ５８ｎの出力は、ＮＡＮＤゲート９６ｎの１つの入力に接続
され、同じくレジスタ・チェーン（ｆｆ＿ｏｕｔ）についてのデータ出力でもある。
シフト・レジスタ５８ａの値は、最初にゼロ（論理ロー）に設定され、シフト・レジス
タ５８ｂ、．．．、５８ｎの値は、リセット信号を用いて最初に１（論理ハイ）に設定さ
れる。トライアル・アンド・エラー・シーケンスを用いて、最適なビットパターンを捕捉
することができる。遅延残差設定回路はまた、用途に応じて、外部からプログラム可能で
あること及び内部で自己構成可能であることの両方を併せもつことができる。
タ５８ｂ、．．．、５８ｎの値は、リセット信号を用いて最初に１（論理ハイ）に設定さ
れる。トライアル・アンド・エラー・シーケンスを用いて、最適なビットパターンを捕捉
することができる。遅延残差設定回路はまた、用途に応じて、外部からプログラム可能で
あること及び内部で自己構成可能であることの両方を併せもつことができる。
従って、本発明は、動的電圧スケーリングを用いて性能最適性を劣化させることなく、
遅延クロック信号を用いる回路の性能を最適化する有利な方法を提供する。ローカル・ク
ロック遅延における変動は、一定の小さいオーバーヘッド（例示的な実施形態において、
最大遅延オーバーヘッドは、０．５ボルトにおいて約６７ピコ秒である）によりＳＲＡＭ
遅延における変動を正確に追跡する。その結果、本発明は、性能を改善し、電力を低減し
、プロセッサ及び他の超大規模集積（ＶＬＳＩ）回路に関する歩留まりを改善する。
遅延クロック信号を用いる回路の性能を最適化する有利な方法を提供する。ローカル・ク
ロック遅延における変動は、一定の小さいオーバーヘッド（例示的な実施形態において、
最大遅延オーバーヘッドは、０．５ボルトにおいて約６７ピコ秒である）によりＳＲＡＭ
遅延における変動を正確に追跡する。その結果、本発明は、性能を改善し、電力を低減し
、プロセッサ及び他の超大規模集積（ＶＬＳＩ）回路に関する歩留まりを改善する。
本発明が特定の実施形態を参照して説明されたが、この説明は、限定的な意味で解釈さ
れることを意図するものではない。本発明の説明を参照したときに、開示された実施形態
の種々の修正及び本発明の代替的な実施形態が、当業者には明らかになるであろう。例え
ば、本発明は、ＳＲＡＭメモリについての自己タイミング型ローカル・クロック・バッフ
ァとの関連で開示してきたが、ラッチについてのパルス幅の最適化と、メモリ・アレイに
対するプリチャージ及び評価時間を最適化するための動的論理とを含む、制御信号のタイ
ミング（パルス幅及び遅延）の正確な制御に依存するいかなる回路にも幅広く適用可能で
ある。
れることを意図するものではない。本発明の説明を参照したときに、開示された実施形態
の種々の修正及び本発明の代替的な実施形態が、当業者には明らかになるであろう。例え
ば、本発明は、ＳＲＡＭメモリについての自己タイミング型ローカル・クロック・バッフ
ァとの関連で開示してきたが、ラッチについてのパルス幅の最適化と、メモリ・アレイに
対するプリチャージ及び評価時間を最適化するための動的論理とを含む、制御信号のタイ
ミング（パルス幅及び遅延）の正確な制御に依存するいかなる回路にも幅広く適用可能で
ある。
１０：遅延回路
１２：インバータ・チェーン
１４：線形プログラム可能遅延残差
１４´、１４´´、１４´´´：シフト遅延残差設定回路
１６：レベル・コンバータ
１８ａ、・・・１８ｎ、２０ａ、・・・２０ｎ、３８、５６ａ、５６ｂ、．．．、５６ｎ
、７３、７４、７８、８０：インバータ
２２ａ、・・・２２ｎ、２４ａ、・・・２４ｎ、５４：スイッチ
３０：ローカル・クロック・バッファ（ＬＣＢ）
３２：ＳＲＡＭサブシステム
３４、５０、７６：ＮＯＲゲート
３６：レベル変換インバータ
４０：ワードライン・デコード／ドライバ回路
４２：ＳＲＡＭアレイ
４４：グローバル評価及びビットライン・デコード／ドライバ
４６：比較器
４８、７２ａ、７２ｂ、７２ｃ、９０、９４ａ、９４ｂ、・・・９４ｎ、９６ａ、９６ｂ
，・・・９６ｎ：ＮＡＮＤゲート
５２ａ、５２ｂ、・・・５２ｎ、６０、９０：ＡＮＤゲート
５４ａ、５４ｂ、・・・５４ｎ：ｎｆｅｔ／ｐｆｅｔの対
５８ａ、５８ｂ、．．．、５８ｎ：シフト・レジスタ
５９、５９´：シフト・レジスタ回路
８４：複製ＳＲＡＭ経路
８８ａ、８８ｂ、．．．、８８ｎ、９８ａ、９８ｂ、・・・９８ｎ：ラッチ
９２ａ、９２ｂ，・・・９２ｎ：ＮＸＯＲゲート
１００ａ、１００ｂ、・・・１００ｎ：マルチプレクサ
１２：インバータ・チェーン
１４：線形プログラム可能遅延残差
１４´、１４´´、１４´´´：シフト遅延残差設定回路
１６：レベル・コンバータ
１８ａ、・・・１８ｎ、２０ａ、・・・２０ｎ、３８、５６ａ、５６ｂ、．．．、５６ｎ
、７３、７４、７８、８０：インバータ
２２ａ、・・・２２ｎ、２４ａ、・・・２４ｎ、５４：スイッチ
３０：ローカル・クロック・バッファ（ＬＣＢ）
３２：ＳＲＡＭサブシステム
３４、５０、７６：ＮＯＲゲート
３６：レベル変換インバータ
４０：ワードライン・デコード／ドライバ回路
４２：ＳＲＡＭアレイ
４４：グローバル評価及びビットライン・デコード／ドライバ
４６：比較器
４８、７２ａ、７２ｂ、７２ｃ、９０、９４ａ、９４ｂ、・・・９４ｎ、９６ａ、９６ｂ
，・・・９６ｎ：ＮＡＮＤゲート
５２ａ、５２ｂ、・・・５２ｎ、６０、９０：ＡＮＤゲート
５４ａ、５４ｂ、・・・５４ｎ：ｎｆｅｔ／ｐｆｅｔの対
５８ａ、５８ｂ、．．．、５８ｎ：シフト・レジスタ
５９、５９´：シフト・レジスタ回路
８４：複製ＳＲＡＭ経路
８８ａ、８８ｂ、．．．、８８ｎ、９８ａ、９８ｂ、・・・９８ｎ：ラッチ
９２ａ、９２ｂ，・・・９２ｎ：ＮＸＯＲゲート
１００ａ、１００ｂ、・・・１００ｎ：マルチプレクサ
Claims (3)
- 集積回路チップにおける回路コンポーネントのタイミング制御のために用いられるクロック回路であって、
グローバル・クロック信号を受信するための回路入力と、
前記グローバル・クロック信号からローカル・クロック信号を得るための、前記回路入力に接続された第１の回路手段と、
前記グローバル・クロック信号から遅延タイミング信号を得るための、前記回路入力に接続された第２の回路手段と、
を含み、
前記回路コンポーネントは、メモリ・アレイと、前記メモリ・アレイのワードラインに通電するワードライン・ドライバと、前記メモリ・アレイのメモリ・ブロックを出力するビットライン・デコーダとを有する、スタティック・ランダム・アクセス・メモリであり、
前記ローカル・クロック信号は、前記ワードライン・ドライバをアクティブにし、
前記グローバル・クロック信号から得られた遅延クロック信号は、前記ビットライン・デコーダをアクティブにし、
前記ビットライン・デコーダからの読み取り値を以前に格納した値と比較することによって、前記第２の回路手段を較正するための第３の回路手段を含む
クロック回路。 - 前記第１の回路手段は、前記遅延タイミング信号を用いて、前記ローカル・クロック信号を変調させる、請求項１に記載のクロック回路。
- 前記第２の回路手段は、
複数の直列接続された遅延要素と、
前記遅延要素を前記第２の回路手段の出力に選択的に接続する複数のスイッチと、
１つだけが前記スイッチの対応するものを閉じる論理状態を有する、前記スイッチをそれぞれ制御する複数のレジスタと、
を含む、請求項１に記載のクロック回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/244,286 US7864625B2 (en) | 2008-10-02 | 2008-10-02 | Optimizing SRAM performance over extended voltage or process range using self-timed calibration of local clock generator |
| US12/244,286 | 2008-10-02 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011529554A Division JP5341195B2 (ja) | 2008-10-02 | 2009-10-01 | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014078123A Division JP5771309B2 (ja) | 2008-10-02 | 2014-04-04 | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013232275A JP2013232275A (ja) | 2013-11-14 |
| JP5559394B2 true JP5559394B2 (ja) | 2014-07-23 |
Family
ID=41479005
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011529554A Expired - Fee Related JP5341195B2 (ja) | 2008-10-02 | 2009-10-01 | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
| JP2013107770A Expired - Fee Related JP5559394B2 (ja) | 2008-10-02 | 2013-05-22 | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
| JP2014078123A Expired - Fee Related JP5771309B2 (ja) | 2008-10-02 | 2014-04-04 | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011529554A Expired - Fee Related JP5341195B2 (ja) | 2008-10-02 | 2009-10-01 | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014078123A Expired - Fee Related JP5771309B2 (ja) | 2008-10-02 | 2014-04-04 | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7864625B2 (ja) |
| EP (1) | EP2345036B1 (ja) |
| JP (3) | JP5341195B2 (ja) |
| KR (1) | KR101369057B1 (ja) |
| CN (1) | CN102171763B (ja) |
| WO (1) | WO2010037815A2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887238B1 (ko) * | 2007-08-10 | 2009-03-06 | 삼성전자주식회사 | 파이프라인 시스템의 동적 클럭 제어 장치 및 방법 |
| US20100118621A1 (en) * | 2008-11-07 | 2010-05-13 | International Business Machines Corporation | Implementing Variation Tolerant Memory Array Signal Timing |
| WO2013066774A1 (en) | 2011-11-01 | 2013-05-10 | Rambus Inc. | Data transmission using delayed timing signals |
| KR101908409B1 (ko) | 2012-04-02 | 2018-10-17 | 삼성전자 주식회사 | 클럭 지연 도미노 로직 회로 및 이를 포함하는 장치들 |
| CN103730157A (zh) * | 2012-10-12 | 2014-04-16 | 上海华虹集成电路有限责任公司 | 用于Flash EEPROM的字线驱动电路 |
| CN102946082A (zh) * | 2012-10-23 | 2013-02-27 | 南京南瑞继保电气有限公司 | 一种采用双总线冗余通讯的实现方法 |
| US9154117B2 (en) | 2013-03-06 | 2015-10-06 | Qualcomm Incorporated | Pulse generation in dual supply systems |
| US9088279B2 (en) | 2013-09-24 | 2015-07-21 | International Business Machines Corporation | Margin improvement for configurable local clock buffer |
| US9070433B1 (en) | 2014-03-11 | 2015-06-30 | International Business Machines Corporation | SRAM supply voltage global bitline precharge pulse |
| US9401698B1 (en) | 2015-05-20 | 2016-07-26 | International Business Machines Corporation | Transforming a phase-locked-loop generated chip clock signal to a local clock signal |
| CN105141295B (zh) * | 2015-07-30 | 2017-10-10 | 灿芯半导体(上海)有限公司 | 内建时钟的自校准电路 |
| US9712141B2 (en) * | 2015-12-03 | 2017-07-18 | Apple Inc. | Modulation of power supply voltage for varying propagation delay |
| US9729254B1 (en) * | 2016-03-18 | 2017-08-08 | Samsung Electronics Co., Ltd | Apparatus and method for providing east second order input intercept point calibration based on two tone testing |
| US10217507B2 (en) * | 2016-11-08 | 2019-02-26 | Globalfoundries Inc. | Bending circuit for static random access memory (SRAM) self-timer |
| US10763876B2 (en) * | 2018-10-29 | 2020-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Apparatus, circuits and methods for calibrating a time to digital converter |
| US10854264B2 (en) * | 2019-03-05 | 2020-12-01 | Arm Limited | Current-starved delay circuitry |
| US10839865B1 (en) * | 2019-04-29 | 2020-11-17 | Arm Limited | Self-timed memory with adaptive voltage scaling |
| US10978140B2 (en) | 2019-09-06 | 2021-04-13 | International Business Machines Corporation | Random-access memory array memory cell selection |
| CN110795899B (zh) * | 2019-11-07 | 2023-11-28 | 飞腾信息技术有限公司 | 芯片上电控制装置 |
| US11011212B1 (en) * | 2020-05-12 | 2021-05-18 | Micron Technology, Inc. | Delay calibration oscillators for a memory device |
| CN116324993A (zh) * | 2020-11-17 | 2023-06-23 | 瑞萨电子美国有限公司 | 存储器接口应用中用于电源终端的低功率输出驱动器 |
| CN114167943A (zh) * | 2021-12-03 | 2022-03-11 | 无锡中微亿芯有限公司 | 一种可编程逻辑芯片的时钟偏移可调的芯片时钟架构 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245010A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu Ltd | 逓倍回路 |
| JPH03157011A (ja) | 1989-08-22 | 1991-07-05 | Fujitsu Ltd | レベル変換回路及び該レベル変換回路を使用してなる遅延回路 |
| JPH03159309A (ja) * | 1989-11-17 | 1991-07-09 | Nec Corp | クロック入力回路およびクロック入力方法 |
| JP3157011B2 (ja) | 1991-06-29 | 2001-04-16 | マツダ株式会社 | ウィンド開閉制御装置 |
| US5389843A (en) | 1992-08-28 | 1995-02-14 | Tektronix, Inc. | Simplified structure for programmable delays |
| JP3591887B2 (ja) * | 1994-09-12 | 2004-11-24 | 富士通株式会社 | 半導体記憶装置 |
| US5596539A (en) | 1995-12-28 | 1997-01-21 | Lsi Logic Corporation | Method and apparatus for a low power self-timed memory control system |
| JP3729582B2 (ja) * | 1996-08-13 | 2005-12-21 | 富士通株式会社 | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| JP3986103B2 (ja) * | 1996-08-30 | 2007-10-03 | 富士通株式会社 | 半導体集積回路 |
| JPH11203877A (ja) * | 1998-01-19 | 1999-07-30 | Hitachi Ltd | 半導体集積回路及びその設計方法 |
| JP2001057083A (ja) * | 1999-08-11 | 2001-02-27 | Hitachi Ltd | 半導体記憶装置 |
| JP2001101868A (ja) * | 1999-09-30 | 2001-04-13 | Hitachi Ltd | 半導体記憶装置 |
| JP4443728B2 (ja) * | 2000-06-09 | 2010-03-31 | 株式会社ルネサステクノロジ | クロック発生回路 |
| US6452431B1 (en) * | 2000-08-28 | 2002-09-17 | Micron Technology, Inc. | Scheme for delay locked loop reset protection |
| US6889336B2 (en) * | 2001-01-05 | 2005-05-03 | Micron Technology, Inc. | Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal |
| KR100446291B1 (ko) * | 2001-11-07 | 2004-09-01 | 삼성전자주식회사 | 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로 |
| JP3866594B2 (ja) | 2002-03-15 | 2007-01-10 | Ｎｅｃエレクトロニクス株式会社 | 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法 |
| US6917228B2 (en) * | 2002-06-06 | 2005-07-12 | Micron Technology, Inc. | Delay locked loop circuit with time delay quantifier and control |
| US6891415B2 (en) * | 2002-06-11 | 2005-05-10 | Micron Technology, Inc. | Method and apparatus for enabling a timing synchronization circuit |
| JP2004022070A (ja) | 2002-06-17 | 2004-01-22 | Renesas Technology Corp | 半導体記憶装置 |
| US6714464B2 (en) * | 2002-06-26 | 2004-03-30 | Silicon Graphics, Inc. | System and method for a self-calibrating sense-amplifier strobe |
| JP2005292947A (ja) * | 2004-03-31 | 2005-10-20 | Hitachi Ltd | データ処理装置、遅延回路及び遅延素子 |
| US7212053B2 (en) * | 2005-05-12 | 2007-05-01 | Micron Technology, Inc. | Measure-initialized delay locked loop with live measurement |
| US7499347B2 (en) | 2006-08-09 | 2009-03-03 | Qualcomm Incorporated | Self-timing circuit with programmable delay and programmable accelerator circuits |
| US7495487B2 (en) * | 2007-04-09 | 2009-02-24 | Micron Technology, Inc. | Delay-locked loop (DLL) system for determining forward clock path delay |
-
2008
- 2008-10-02 US US12/244,286 patent/US7864625B2/en not_active Expired - Fee Related
-
2009
- 2009-10-01 JP JP2011529554A patent/JP5341195B2/ja not_active Expired - Fee Related
- 2009-10-01 KR KR1020117008616A patent/KR101369057B1/ko not_active IP Right Cessation
- 2009-10-01 EP EP09783647A patent/EP2345036B1/en not_active Not-in-force
- 2009-10-01 WO PCT/EP2009/062758 patent/WO2010037815A2/en active Application Filing
- 2009-10-01 CN CN2009801388825A patent/CN102171763B/zh not_active Expired - Fee Related
-
2013
- 2013-05-22 JP JP2013107770A patent/JP5559394B2/ja not_active Expired - Fee Related
-
2014
- 2014-04-04 JP JP2014078123A patent/JP5771309B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO2010037815A2 (en) | 2010-04-08 |
| US7864625B2 (en) | 2011-01-04 |
| KR20110081978A (ko) | 2011-07-15 |
| WO2010037815A3 (en) | 2010-08-05 |
| JP2012504838A (ja) | 2012-02-23 |
| JP5771309B2 (ja) | 2015-08-26 |
| JP5341195B2 (ja) | 2013-11-13 |
| JP2014194838A (ja) | 2014-10-09 |
| KR101369057B1 (ko) | 2014-02-28 |
| US20100085823A1 (en) | 2010-04-08 |
| JP2013232275A (ja) | 2013-11-14 |
| EP2345036A2 (en) | 2011-07-20 |
| CN102171763B (zh) | 2013-02-20 |
| CN102171763A (zh) | 2011-08-31 |
| EP2345036B1 (en) | 2012-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5559394B2 (ja) | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 | |
| US7839159B2 (en) | ZQ calibration circuit and a semiconductor device including a ZQ calibration circuit | |
| US7911221B2 (en) | Semiconductor device with speed performance measurement | |
| US8519763B2 (en) | Integrated circuits with dual-edge clocking | |
| US6201423B1 (en) | Semiconductor device, semiconductor system, and digital delay circuit | |
| KR100665484B1 (ko) | 프로그래밍 가능한 지연 회로를 포함하는 메모리 | |
| US7870414B2 (en) | Clock tree circuit and semiconductor memory device using the same, and duty cycle correction method | |
| US6469557B2 (en) | Semiconductor integrated circuit and delayed clock signal generation method | |
| US9124253B2 (en) | Methods and apparatuses for duty cycle preservation | |
| KR100518548B1 (ko) | 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법 | |
| US6980036B2 (en) | Semiconductor device comprising frequency multiplier of external clock and output buffer of test data and semiconductor test method | |
| JP4063830B2 (ja) | 半導体記憶装置 | |
| KR100766372B1 (ko) | 반도체 메모리의 뱅크 제어장치 및 방법 | |
| US7936638B2 (en) | Enhanced programmable pulsewidth modulating circuit for array clock generation | |
| KR20090006577A (ko) | 반도체메모리소자의 입력 버퍼 | |
| JP2004015714A (ja) | 半導体装置 | |
| US7218161B2 (en) | Substantially temperature independent delay chain | |
| KR20070031599A (ko) | Ｄｌｌ의 클럭 버퍼 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140404 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140513 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140605 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5559394 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |