JP5771309B2 - ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 - Google Patents

ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 Download PDF

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Description

本発明は、一般に、クロック回路又はタイミング回路に関し、より具体的には、ローカルに生成されたクロック信号を用いたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のようなメモリ・アレイを動作させる方法に関する。
集積回路は、腕時計のような簡単な装置から最も複雑なコンピュータ・システムに至るまで、様々な電子用途に用いられている。超小型電子集積回路（ＩＣ）チップは、一般に、半導体基板（例えば、シリコン）上に形成された、セル間に電気相互接続部を有する論理セルの集まりであると考えることができる。ＩＣは、非常に多くのセルを含み、セル間に複雑な接続を必要とする。セルは、トランジスタ、キャパシタ、抵抗器、インダクタ、及び論理機能を実行するようにグループ化された他の基本回路要素のような、１つ又は複数の回路要素のグループである。セルの種類として、例えば、コアセル、スキャンセル、メモリセル、及び入力／出力（Ｉ／Ｏ）セルが挙げられる。
データ処理システム用の集積回路の開発においては、電力使用量が主要な問題になってきている。電力消費問題のために、低電力回路がより一般的になっている。電源ノイズが少なく、製造のばらつきに関して許容差がより優れているので、低電力設計は好ましいものでもある。余分な電力使用は、費用がかかり、非効率的であるだけでなく、熱管理の問題ももたらす。電力損失は、ディープ・サブミクロン技術を用いる高性能の回路設計（約１ギガヘルツ又はそれ以上の周波数で動作する）の歩留まりに対する制限要因となっている。従って、現在のマイクロプロセッサ設計は、電力制約により決定される。
マルチＧＨｚ設計において、セル間のクロック・ネットが最大で総有効電力の５０％を占めることがある。従って、電力制約は、セルのクロック・ネットワークを構築する際、設計者に対して付加的な問題を引き起こし、この問題は、低電力の６５ナノメートルの集積回路のような最新技術においてより困難なものになってきている。高性能、低電力のシステムに対するタイミング目標を依然として達成しながら、電力を最小にするための幾つかの技術が存在する。１つの方法は、クロック信号を分配するために、ローカル・クロック・バッファ（ＬＣＢ）の使用を必要とする。典型的なクロック制御システムは、マスター・クロック信号を生成するクロック生成回路（例えば、位相ロック・ループ）を有し、このマスター・クロック信号はクロック分配ネットワークに供給され、クロック分配ネットワークにより、ＬＣＢにおいて同期されたグローバル・クロック信号が与えられる。各々のＬＣＢは、例えば、ローカル論理回路、ラッチ、又はメモリ・アレイのようなそれぞれの回路要素の要件を満たすように、グローバル・クロックの負荷サイクル及びエッジを調整する。ＬＣＢをクロック制御回路の近くに配置することにより、クロック・スキューも低減され、そのことは、回路のタイミングの改善の助けとなる。
電力管理への別の手法は、動作中のプロセス又は環境パラメータに応じて、所与のコンポーネントで用いられる電圧を増減させる、動的電圧スケーリングである。動的電圧スケーリングは、静的電力及び動的電力の両方を低減させるのに効率的な方法であるが、異なる性能仕様下で回路の適切な動作を維持するためには、広範囲の電圧が必要であり、異なる電力／遅延メトリックは、一般に、異なる最適電源電圧（Ｖｄｄ）を有している。
低電圧において異なるセルの遅延が異なるようにスケーリングされるので、特に低電圧の動作において、動的電圧スケーリングと組み合わせて回路内の異なるセルに対して異なる電圧を使用することにより、固有の問題が生じる。例えば、ＬＣＢからのローカルに生成されたクロック信号を用いるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイは、０．５ボルトのデバイス閾値電圧（Ｖｔｈ）を有することができる一方で、ＬＣＢは、０．４ボルトのデバイス閾値電圧で動作する（メモリは、一般に、ロバスト性及び低い漏れに対してより高いＶｔｈを有し、周辺制御信号生成回路は、高速の動作に対してより低いＶｔｈを有する）。ＳＲＡＭにおける遅延は、ＳＲＡＭにおける配線負荷対論理ゲートにおけるデバイス負荷が原因で、ＬＣＢの論理ゲートにおける遅延と比べると、様々な電圧により異なるようにスケーリングされる。この遅延差は重要であり、製造要件及び／又は回路性能に悪影響を与えることがある。
幾つかの回路は、低電圧において変動に対する感度が高い。ＳＲＡＭ制御の例では、ＬＣＢは、ローカル・クロック信号及び遅延ローカル・クロック信号を生成し、これらは、ワードライン、プリチャージ及びラッチ信号を生成するためにバッファに入れられる。遅延ローカル・クロック信号は、インバータ・チェーンを用いて、ローカル・クロック信号のパルス幅を遅延させ、拡張することによって獲得される。ＳＲＡＭ制御における最も重要なタイミング・コンポーネントは、ＳＲＡＭの読み書き時間ウィンドウを決定するローカル・クロック信号のパルス幅である。しかしながら、供給電圧の変化及び閾値電圧間の差を伴う、インバータ遅延の変動のために、動的電圧スケーリングによりこのタイミング・コンポーネントを制御するのは非常に困難である。結果として、ＳＲＡＭ遅延機能は、ＬＣＢインバータ遅延機能に追従しない。
この問題に対する１つの可能な解決法は、特許文献１に記載されるようなプログラム可能遅延回路を使用することである。調整可能な遅延を有する信号を出力するために、一連のマルチプレクサ及び遅延要素が用いられる。Ｎ個の数のプログラム可能ビットを有するデジタル入力値を用いて、Ｎ個の回路の遅延段階を制御する、すなわち、ビットはマルチプレクサについてのそれぞれのセレクタである。この回路を用いて遅延要素の数を選択的にプログラムすることができるが、不正確にしか分かっていない、供給電圧に関するこれらの要素の実際の遅延における変動が依然として存在するので、この手法は、特に低電圧において感度が高いデバイスには適していない。
別の解決法は、「ダミー」回路を使用して遅延経路を複製することである。この手法は、特許文献２及び特許文献３におけるメモリ制御に適用される。ダミー・ビットラインに接続されたセンス増幅器は、ダミー・セルが読み取り動作を完了し、正確なデータ読み取りタイミングをもたらしたときにメモリ・アレイ・タイミング信号をアサートする制御ラインを駆動する。この手法は、リアルタイムでの遅延調整をもたらすが、上述のように、複製されたＳＲＡＭ経路の遅延変動は、ＬＣＢ論理における遅延変動とは一致せず、タイミング制御がうまくいかない。
米国特許第５，３８９，８４３号 米国特許第５，５９６，５３９号 米国特許第６，７６０，２６９号
上記に鑑みて、メモリ・アレイのような高感度回路についてのローカル・クロック信号を較正する、改善された方法を考え出すことが望ましい。この方法は、電源電圧に起因する遅延の変動、及び、関連した回路コンポーネントについての閾値電圧間の差に起因する遅延の変動の両方を考慮に入れる場合に利点をもたらす。
改善されたクロック生成回路を提供することが望ましい。
関連した集積回路コンポーネントのための動的電圧スケーリングと併せて利用できる回路を提供することがさらに望ましい。
ローカル・クロックの自己タイミング型較正を用いて、拡張した電圧又はプロセス範囲にわたってＳＲＡＭ性能を最適化する方法を提供することがさらに望ましい。
上記は、クロック入力から中間遅延信号を生成する固定遅延経路をもたらす、第１の電圧レベルで動作する第１の遅延コンポーネントと、第１の電圧レベルにおいて中間遅延信号を受信し、これを第１の電圧レベルより高い第２の電圧レベルまで上げるレベル・コンバータと、中間遅延信号から遅延クロック信号を生成する調整可能遅延経路をもたらす、第２の電圧レベルで動作する第２の遅延コンポーネントとを有する遅延回路を用いて達成される。第１の遅延コンポーネントは、固定長のインバータ・チェーンを含むことができ、第２の遅延コンポーネントは、その出力の１つが遅延回路の出力に選択的に接続された複数の直列接続された遅延要素を含むことができる。遅延要素は、例えば、インバータ、ＡＮＤゲート、又はＮＡＮＤゲートとすることができる。
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のローカル・クロック・バッファについての遅延回路の用途において、第１の電圧レベルは、ローカル・クロック・バッファの公称電圧レベルと同じであり、第２の電圧レベルは、ＳＲＡＭの公称電圧レベルと同じである。これらの電圧は、動的電圧スケーリングに応じて変化することがあり、調整可能遅延経路の再較正を必要とする。同時読み取り動作が正しい出力を戻すまで、ＳＲＡＭアレイの読み取りアクセス時間を徐々に増加させることによって、又は、複製ＳＲＡＭ経路を用いて電圧供給の変化に伴う遅延の変動をシミュレートすることによって、調整可能遅延経路を較正することができる。
ラッチ又はシフト・レジスタによって直接又は間接的に制御されるスイッチを用いて、調整可能遅延経路に沿った遅延要素が遅延回路出力に選択的に接続される。常にラッチ又はレジスタの１つだけが、スイッチを閉じるように要求される論理状態を有する。１つの実施形態において、ラッチは、複製ＳＲＡＭ経路からの遅延入力信号によってクロック制御される。代替的な実施形態において、スイッチを閉じる論理状態は、較正信号を繰り返しアクティブにされるのに伴って、
シフト・レジスタを通って進み、遅延を徐々に増大させる。このシフト・レジスタは、プログラム可能である。
本発明は、添付図面を参照することによって、より良く理解することができ、その多くの目的、特徴及び利点が、当業者には明らかとなるであろう。異なる図面における同じ参照記号の使用は、類似した又は同一の項目を示す。
本発明に従って構築された遅延回路の１つの実施形態の回路図である。 図１の遅延回路と共に用いることができる、本発明に従って構築された適応パルス生成器の１つの実施形態の回路図である。 図２の適応パルス生成器と共に用いることができる、本発明に従って構築されたシフト遅延残差設定回路の１つの実施形態の回路図である。 複製されたＳＲＡＭ経路を用いる、本発明に従って構築された自己タイミング型ローカル・クロック・バッファの１つの実施形態の回路図である。 図４の自己タイミング型ローカル・クロック・バッファと共に用いることができる、本発明に従って構築されたシフト遅延残差設定回路の１つの実施形態の回路図である。 図４の自己タイミング型ローカル・クロック・バッファと共に用いることができる、本発明に従って構築されたプログラム可能遅延残差設定回路の１つの実施形態の回路図である。
本発明は、タイミング信号又はクロック信号を生成するための改善された方法及び集積回路構造体に向けられる。特に、本発明は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイのような、ローカル・クロック信号及び遅延クロック信号を用いる回路コンポーネントに対するタイミング制御に適用可能である。本発明は、遅延クロック信号を正確に調整し、動作プロセス又は環境パラメータの拡張した範囲にわたってＳＲＡＭ性能を最適化するものである。
ここで図、特に図１を参照すると、本発明に従って構築された遅延回路の１つの実施形態１０が示される。遅延回路１０には、一般に、固定長を有するインバータ・チェーン１２と、選択的に遅延を調整する線形プログラム可能遅延残差（liner programmable delay residue）１４と、固定インバータ・チェーン１２を線形プログラム可能遅延残差１４に相互接続するレベル・コンバータ１６とから成る。インバータ・チェーン１２は、第１の複数の直列接続されたインバータ１８ａ、．．．、１８ｎを含む。第１のインバータ１８ａは、入力クロック信号を受信し、最後のインバータ１８ｎは、中間遅延信号をレベル・コンバータ１６の入力に出力する。
インバータ・チェーン１２は、線形プログラム可能遅延残差１４で用いられる第２の電源電圧より小さい第１の電源電圧で動作する。従って、レベル・コンバータ１６は、線形プログラム可能遅延残差１４への入力のために、中間遅延信号の電圧を第１の電源電圧から第２の電源電圧まで上げる。クロック信号をＳＲＡＭアレイに供給するローカル・クロック・バッファについての例示的な実施においては、インバータ・チェーン１２に対する電源は、公称０．４−０．５ボルトであり、線形プログラム可能遅延残差１４に対する電源は、ＳＲＡＭアレイに対する電源電圧と同じである公称０．５−０．６ボルトである（これらの電圧レベルは両方とも、動的電圧スケーリングにより変化し得る）。線形プログラム可能遅延残差１４に対して高電圧を用いることにより、遅延回路１０の遅延全体を増大させるための増分をより小さくすることが可能になる。より高い電圧を与えることにより、クロック較正のためのより良好なモデル（ハードウェア及びシミュレーションの両方の）ももたらされる。ＳＲＡＭアレイと同じ電源電圧を用いて、異なる集積回路コンポーネントに対する電源を統合することが好ましい。
線形プログラム可能遅延残差１４は、第２の複数の直列接続インバータ２０ａ、．．．、２０ｎを含むが、連続するインバータ２０間の配線接続の各々は、第１のスイッチ２２ａ、．．．、２２ｎと、第２のスイッチ２４ａ、．．．、２４ｎへの分岐接続とを有する。第２のスイッチ２４ａ、．．．、２４ｎの他方のノードは、遅延又はタイミング信号をもたらす出力ライン２６に接続される。第１の組のスイッチ２２ａ、．．．、２２ｎは、プログラム可能選択ビットｓｅｌ＿０、．．．、ｓｅｌ＿ｎによって開閉され、第２の組のスイッチ２４ａ、．．．、２４ｎは、選択ビットの補数、すなわちｓｅｌｂ＿０、．．．、ｓｅｌｂ＿ｎによって開閉される。１つのスイッチを閉じるために、常に選択ビットの１つだけがアクティブにされ、線形プログラム可能遅延残差１４を通る単一の遅延経路を提供する。タイル型回路構成のために、スイッチ２２ｎ及びその出力が、随意的に与えられる。
従って、遅延回路１０は、インバータ・チェーン１２に沿った固定遅延経路からの第１の遅延コンポーネントと、線形プログラム可能遅延残差１４を通る調整可能な遅延経路からの第２の遅延コンポーネントとを含み、これらを合計して総遅延量を得る。固定遅延及び調整可能な遅延の相対量は、特定の実施に応じて変化し得る。総遅延量は、線形プログラム可能遅延残差１４内のスイッチについての異なる選択ビットをアクティブにして、調整可能遅延経路を短く又は長くすることによって所望の遅延に設定され、かつ、遅延回路１０を用いる特定の目的に基づいて選択される。例えば、ＳＲＡＭ制御のために用いられるとき、総遅延量は、ＳＲＡＭアレイにアクセスするのに適切な時間ウィンドウを可能にするように設定される。所望の遅延は、同時読み取り動作が正しい出力を戻すまで、ＳＲＡＭアレイの読み取りアクセス時間を徐々に増加させる又はオーバーヘッドを有する複製ＳＲＡＭ経路を用いる、較正手順を実行することによって決定することができる。当業者であれば、遅延回路１０は、論理評価を行なうＳＲＡＭに加えて他の論理回路と共に用いることができ、回路コンポーネントの同時タイミング型論理評価によっても同様に較正できることを理解するであろう。
特定の遅延調整を決定するための１つのこうした較正手順が、本発明に従って構築されたＳＲＡＭサブシステム３２のローカル・クロック・バッファ３０のための適応パルス生成器の１つの実施形態を示す図２と併せて説明される。ローカル・クロック・バッファ３０及びＳＲＡＭサブシステム３２が、単一の集積回路チップ上に配置される。ローカル・クロック・バッファ３０は、グローバル・クロック信号（ｇ＿ｃｌｋ）を受信し、ローンチ（launch)クロック信号（ｌ＿ｃｌｋ）を生成する。グローバル・クロック信号は、ＮＯＲゲート３４への入力であり、インバータ・チェーン１２´を通る固定遅延経路と、シフト遅延残差設定回路１４´（図３と併せて以下にさらに説明される）を通る調整可能遅延経路とを含む遅延回路への入力でもある。遅延回路は、シフト遅延残差設定回路１４´のためのフロントエンド・デバイスとして、レベル変換インバータ３６を含む。シフト遅延残差設定回路１４´からのタイミング信号の出力は、ＮＯＲゲート３４の他の入力に接続される。従って、別のインバータ３８に接続されるＮＯＲゲート３４からの出力信号は、グローバル・クロック信号と同じ周波数を有するが、そのパルス幅は、タイミング信号の遅延時間及び幅によって変調される。インバータ３８は、ＮＯＲゲート３４からの信号の極性を修正するために用いられ、その出力はローンチ・クロック信号である。
ローンチ・クロック信号は、ＳＲＡＭサブシステム３２のワードライン・デコード／ドライバ回路４０への入力である。ワードライン・デコード／ドライバ回路４０は、要求されたメモリ・ブロックについてのワードライン・アドレスを受信し、ローンチ・クロックがアクティブである間、ＳＲＡＭアレイ４２の対応するワードラインに通電する。グローバル評価及びビットライン・デコード／ドライバ４４は、ターゲットとされたメモリセル内の値を感知し、メモリ・ブロックを要求中のエンティティ、例えばマイクロプロセッサに出力する。ブロック４４内のグローバル評価論理回路は、遅延ローンチ・クロック信号（ｄｅｌ＿ｌ＿ｃｌｋ）がアクティブであるときに、ビットラインを評価する。遅延ローンチ・クロック信号は、ローンチ・クロック信号（ｌ＿ｃｌｋ）を生成するのと同一の方法によって生成されるが、ＳＲＡＭアレイ４２のローカル・ビットラインからグローバル・ビットラインへの信号伝搬遅延に対応する、予め計算された遅延時間（例えば、付加的なインバータ・チェーンからの）がない。
ＳＲＡＭ４２アレイに対する読み取り動作を用いて、電流クロック信号の相対的遅延及びパルス幅の十分性に関するフィードバックを提供する。読み取り動作は、ＳＲＡＭアレイ４２の通常のワードラインを用いて、又は、この目的のために与えられたＳＲＡＭアレイ４２内のメモリセルの特定の組を用いて実行することができる。テストパターンを受け取るセルは、ＳＲＡＭアレイ４２の物理的中心の近くに配置することが好ましい。例示的な実施形態においては、テストパターンを含む９ビットが、ＳＲＡＭアレイ４２内の指定されたアドレスに書き込まれ、その後、グローバル評価及びビットライン・デコーダ／ドライバ４４によって読み取られる。これらの書き込み動作及び読み取り動作は、マイクロプロセッサ又は集積回路の他の制御論理によって開始される。グローバル評価及びビットライン・デコーダ／ドライバ４４のタップオフ出力は、これらの９ビットをローカル・クロック・バッファ３０内の比較器４６の第１の入力に与える。比較器４６はまた、第２の入力に格納された９ビット・データを受信し、格納されたデータを、同時評価からの９ビットと比較する。第２の入力についての９ビットは、工場で設定される又は集積回路のスキャンチェーンによってプログラム可能に設定される保持ラッチ内に格納することができる。
９ビット全ての一致が比較により示された場合には、読み取り動作は成功しており、すなわち、読み取り時間ウィンドウが十分に長いものであり、遅延クロック信号の更なる調整は必要なく、こうした場合、比較器４６は、論理「０」をＮＡＮＤゲート４８に出力する。比較が、９ビットのいずれかの不一致を示す場合には、読み取り動作はより大きい時間ウィンドウを必要とする、すなわち、遅延ローンチ・クロック信号のパルス幅は、所望のパルス幅より狭いので、遅延ローンチ・クロック信号を調整する必要があり、このような場合、比較器４６の出力は論理「１」となる。ＮＡＮＤゲート４８への他の入力は、別のＮＯＲゲート５０からのチョップ信号（chopped signal）である。チョップ信号は、遅延ローンチ・クロック信号に更なる遅延を生じさせ、この更なる遅延信号を反転させ、次いで、これを遅延ローンチ・クロック信号と組み合わせることによって得られる。ＮＯＲゲート５０からのチョップ信号の反転したパルス幅（信号が論理的ロー（ｌｏｇｉｃａｌ ｌｏｗ）であるとき）は、遅延ローンチ・クロック信号のパルス幅が狭いと広くなり、遅延したローンチ・クロック信号のパルス幅が広いと狭くなる。ＮＡＮＤゲート４８は、９ビットの比較が失敗しない限り、アクティブであるクロック較正信号（ｃｌｋ＿ｆｆ）を出力し、ＮＯＲゲート５０の出力はアクティブである。シフト遅延残差設定回路１４´は、較正信号を用いて、遅延を増大させ、より広いパルス幅を生成する。
シフト遅延残差設定回路１４´が、図３にさらに詳細に示され、このシフト遅延残差設定回路１４´は、複数の直列接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎによって設けられた調整可能遅延経路を含む。ＡＮＤゲートの出力をシフト遅延残差設定回路１４´のタイミング信号出力に接続するスイッチを選択的に作動させることによって、異なる遅延が再び選択される。この実施形態において、各スイッチは、ｐ型電界効果トランジスタ（ｐｆｅｔ）に結合されたｎ型電界効果トランジスタ（ｎｆｅｔ）から成る、すなわち、ｎｆｅｔのソース
がｐｆｅｔのソースに接続され、ｎｆｅｔのドレインがｐｆｅｔのドレインに接続される。ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎのｎｆｅｔゲートは、それぞれのインバータ５６ａ、５６ｂ、．．．、５６ｎによって制御される。ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎのｐｆｅｔゲートは、シフト・レジスタ回路５９のそれぞれのシフト・レジスタ（フリップ・フロップ）５８ａ、５８ｂ、．．．、５８ｎによって制御される。
インバータ３６からの中間遅延信号は、ｎｆｅｔ／ｐｆｅｔの対５４ａのソース及びＡＮＤゲート５２ａの一方の入力に接続され、ＡＮＤゲート５２ａの他の入力は、シフト・レジスタ５８ａの出力に接続される。同様に、ＡＮＤゲート５２ａの出力は、ｎｆｅｔ／ｐｆｅｔの対５４ｂのソース及びＡＮＤゲート５２ｂの一方の入力に接続され、ＡＮＤゲート５２ｂの他の入力は、シフト・レジスタ５８ｂの出力に接続される。一つのＡＮＤゲートの出力から次のＡＮＤゲートの入力へのこれらの接続が、連続して繰り返される。最後のＡＮＤゲート５２ｎの出力は、ｎｆｅｔ／ｐｆｅｔの対５４ｎのソースに接続される。この実施形態は、遅延要素に関してＡＮＤゲートを用いるが、ＮＡＮＤゲートのような他の論理ゲートを使用し、次にインバータを使用してもよい。
シフト・レジスタ５８ａの入力は、一定の論理ハイ（ｌｏｇｉｃａｌ ｈｉｇｈ）信号（ｆｆ＿ｉｎ）に接続され、その出力は、シフト・レジスタ５８ｂの入力に接続される。一つのシフト・レジスタの出力から次のシフト・レジスタの入力への接続が、連続して繰り返される。各々のシフト・レジスタ５８ａ、５８ｂ、．．．、５８ｎは、別のＡＮＤゲート６０からの信号によってクロック制御（ラッチ）される。ＡＮＤゲート６０は、較正信号（ｃｌｋ＿ｆｆ）及びイネーブル信号（ｅｎｓｈｉｆｔ）からの入力を受信する。動的電圧スケーリングの結果としてのＳＲＡＭ３２についての電源電圧の変化に応答して、イネーブル信号をアクティブにし、遅延クロック信号を再較正することができる。ｅｎｓｈｉｆｔがアクティブである場合、ＡＮＤゲート６０は、クロック較正信号から修正パルスを受信する度に、ラッチ・パルスがシフト・レジスタ５８ａ、５８ｂ、．．．、５８ｎに送られる。シフト・レジスタ５８ａの値は、最初にゼロ（論理ロー）に設定され、シフト・レジスタ５８ｂ、．．．、５８ｎの値は、リセット信号を用いて、最初に１（論理ハイ）に設定される。これらの設定により、ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎのいずれも通過することなく、ｎｆｅｔ／ｐｆｅｔ対５４ａを通って可能な最短の遅延がもたらされる。較正の際（シフトがイネーブルにされるとき）、このゼロの値は、繰り返される９ビットの各々の比較、及び、結果としてもたらされる較正信号のアクティブ化により、レジスタ・チェーンを移動し、ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎの１つ又は複数を通る遅延経路を選択的に変更することによって、遅延が徐々に増大される。ゼロの値が最後のシフト・レジスタ５８ｎ内にあり、１の値が残りのシフト・レジスタ内にあるときに、最大の遅延が達成されるので、遅延経路は、ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎの全てを通過する。シフト・レジスタ５８ｎの出力をエラー信号（ｏｖｅｒｆｌｏｗｂ）として使用し、最大遅延チェーンが依然として短すぎることを示すこともできる。４５ナノメートル技術を用いる例示的な実施形態の場合、固定遅延は、５０ピコ秒のオーダーとすることができ、調整可能な遅延は、１０ピコ秒から１００ピコ秒までの範囲にあり、遅延の増分は、１０ピコ秒から２０ピコ秒までの範囲にある。
複製ＳＲＡＭ経路を用いた上述の第２の較正方法が、本発明に従って構築された自己タイミング型ローカル・クロック・バッファ（ＬＣＢ）７０の１つの実施形態を示す図４と併せて説明される。グローバル・クロック信号は、３つのＮＡＮＤゲート７２ａ、７２ｂ、７２ｃへの入力である。ＮＡＮＤゲート７２ａ及び７２ｂの第２の入力は、論理ハイ（Ｖｄｄ）に接続される。ＮＡＮＤゲート７２ａの出力は、インバータ７３への入力であり、その出力はＮＯＲゲート７６に接続される。遅延残差設定回路１４´´からのタイミング出力信号は、ＮＯＲゲート７６の他の入力に接続される。従って、別のインバータ７８に接続された遅延残差設定回路１４´´からのタイミング出力信号は、グローバル・クロック信号と同じ周波数を有するが、そのパルス幅は、タイミング出力信号の遅延時間及び幅によって再び変調される。インバータ７８は、ＮＯＲゲート７６からの信号の極性を修正するために用いられ、その出力は、ローンチ・クロック信号である。当業者であれば、インバータ７３及び７８のような種々のインバータが、自己タイミング型ＬＣＢ７０の所与の実施形態に用いられる特定のタイプのゲートに基づいて、信号の適切な極性を設定するために用いられること、及び、代替的な実施形態においては、それらのインバータを省略又は付加することができることを理解するであろう。
ＮＡＮＤゲート７２ｂの出力により、固定遅延経路を与えるインバータ・チェーン１２が駆動される。インバータ・チェーン１２からの中間遅延信号は、２つの他のインバータ７４、８０を通過し、この実施形態においては、どちらもレベル変換のために使用される、すなわち、インバータ７４は、信号の電圧レベルを、インバータ・チェーン１２の電源レベルから中間電圧まで上げ、インバータ８０はさらに、信号の電圧レベルを、遅延残差設定回路１４´´の電源レベルまで上げる。
ＮＡＮＤゲート７２ｃの第２の入力は、イネーブル信号（ｓｅｌｃａｌ）であり、ＮＡＤＮゲート７２ｃの出力は、複製ＳＲＡＭ経路８４に接続される。ＳＲＡＭ経路８４は、機能ＳＲＡＭメモリと同じコンポーネントを有するダミー回路を用いて、現在の動作中のプロセス及び環境パラメータにおける機能ＳＲＡＭメモリの遅延を追跡する。機能ＳＲＡＭメモリ自体のビットラインを感知する代わりにダミー回路を使用することにより、ＳＲＡＭアレイの摂動が回避される。１つの複製ＳＲＡＭ経路のみを用いて、幾つかのＬＣＢを較正することができる。ＳＲＡＭ経路８４からの信号は、遅延残差設定回路１４´´にＳＲＡＭ遅延入力（ｄｌ＿ｃｌｋ）を与える別のインバータ７５を通過する。イネーブル信号の補数も、そのドレインがＶｄｄ（ローカル・クロック・バッファについての電源電圧）に接続され、そのソースがＮＯＲゲート７６の第２の入力に接続されるｐｆｅｔ８２を制御し、較正の際にローンチ・クロック信号の遅延変調をディスエーブルにする。
ＮＡＮＤゲート７２ｃ又は入力のようなイネーブル信号を有する他の論理回路は、この実施に不可欠なものではあるが、ＮＡＮＤゲート７２ａ及び７２ｂは、ＮＡＮＤゲート７２ｃの同じ遅延寄与分をそれぞれの信号経路に与えるためのタイミング目的だけのために用いられ、代替的な実施においては、これらを除去することができる。
図５に遅延残差設定回路１４´´がさらに詳細に示され、この遅延残差設定回路１４´´は、図２のシフト遅延残差設定回路１４´におけるものに類似した調整可能遅延経路を有し、ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎから成るスイッチ及びインバータ５６ａ、５６ｂ、．．．、５６ｎによって回路の出力に選択的に相互接続された複数の直列接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎを含む。しかしながら、シフト・レジスタの代わりに、スイッチはここで、その入力がイネーブル信号（ｓｅｌｃａｌｂ）の補数及び複数のラッチ８８ａ、８８ｂ、．．．、８８ｎからの出力である、組み合わせ論理回路によって制御される。ラッチ８８ａ、８８ｂ、．．．、８８ｎは、較正信号、すなわちＳＲＡＭ遅延信号（ｄｌ＿ｃｌｋ）によってクロック制御される。インバータ８０からの中間遅延信号は、第１のラッチ８８ａへの入力であり、ＮＡＮＤゲート９４ａは、自己較正信号の補数及びラッチ８８ａの出力を入力として受信する。同様に、ＡＮＤゲート５２ａの出力は、ラッチ８８ｂへの入力であり、別のＮＡＮＤゲート９４ｂは、自己較正信号及びラッチ８８ｂの出力を入力として受信する。最後のＮＡＮＤゲート９４ｎの出力がｎｆｅｔ／ｐｆｅｔの対５４ｎのソースに接続されるまで、１つのＡＮＤゲートの出力から次のラッチの入力への、及び、そのラッチ出力から、他の入力が補数信号である次のＮＡＮＤゲートへのこれらの接続が、連続して繰り返される。
ＮＡＮＤゲート９４ａの出力は、別のＮＡＮＤゲート９０の入力及びＮＸＯＲゲート９２ａの入力に接続される。ＮＡＮＤゲート９０の他の入力は、自己較正信号の補数に接続され、ＮＡＮＤゲート９０の出力は、第１のｎｆｅｔ／ｐｆｅｔの対５４ａを制御する。同様に、次のＮＡＮＤゲート９４ｂの出力は、ＮＸＯＲゲート９２ｂの他の入力及び次のＮＸＯＲゲート（図示せず）の入力に接続され、ＮＸＯＲゲート９２ｂの出力は、次のｎｆｅｔ／ｐｆｅｔの対５４ｂを制御する。最後のＮＡＮＤゲート９４ｎの出力が、ＮＸＯＲゲート９２ｎの最後の入力及びｎｆｅｔ／ｐｆｅｔの対５４ｎに接続されるまで、連続したＮＡＮＤゲート出力から連続したＮＸＯＲゲート入力への、及び、ＮＸＯＲ出力からｎｆｅｔ／ｐｆｅｔの対へのこれらの接続は、連続して繰り返される。自己較正信号がアクティブでない場合（ｓｅｌｃａｌｂ＝Ｖｄｄ）、中間遅延信号（ｉｎｓｗ０）は、ＳＲＡＭ遅延を追跡する必要に応じて、正しい数のＮＡＮＤ遅延を通って回路出力に進む。この例示的な実施においては、各々がＶｄｄ＝０．９ボルトにおいて約１０ピコ秒の遅延をもたらす、３２個のＮＡＮＤゲートが、遅延チェーン内に存在することが好ましい。
図６をさらに参照すると、代替的に、同じく図２のシフト遅延残差設定回路１４´及び図５の遅延残差設定回路１４´´におけるものと類似した調整可能遅延経路を有し、ｎｆｅｔ／ｐｆｅｔの対５４ａ、５４ｂ、．．．、５４ｎと、インバータ５６ａ、５６ｂ、．．．、５６ｎとから成るスイッチによって回路出力に選択的に相互接続された複数の直列接続ＡＮＤゲート５２ａ、５２ｂ、．．．、５２ｎを含む、プログラム可能遅延残差設定回路１４´´´によって、調整可能な遅延をもたらすことができる。しかしながら、この代替的な実施形態においては、レジスタ・チェーンは、捕捉されたビット・シーケンスを格納し、このデータをシリアル方式で転送して外部回路又はマシンによって分析されるようにし、次に、外部回路又はマシンからプログラミング・ビットを受信（ロード）し、それらを用いて、本機能による所望の遅延に対する適切なスイッチ５４を選択する。
プログラム可能遅延残差設定回路１４´´´は、独立したクロック信号（ｃｌｏｃｋ＿ｆｆ）によって制御（ラッチ）されるレジスタ５８ａ、５８ｂ、．．．、５８ｎを含む別のシフト・レジスタ回路５９´を有する。ラッチ・クロック信号の周波数は、重要ではないが、グローバル・クロック信号から生成されること、及び、同じ周波数を有することが好ましい。第１のレジスタ５８ａは、プログラム可能入力信号（ｆｆ＿ｉｎ）を受信し、その出力は、マルチプレクサ１００ａの１つの入力及びＮＡＮＤゲート９６ａの１つの入力に接続される。マルチプレクサ１００ａへの他の入力は、その入力が中間遅延信号（ｉｎｓｗ０）であるラッチ９８ａの出力からのものである。ラッチ９８ａは、ＳＲＡＭ遅延信号（ｄｌ＿ｃｌｋ）によってクロック制御される。マルチプレクサ１００ａは、シフト・イネーブル信号（ｅｎｓｈｉｆｔ）によって制御され、シフト・イネーブル信号の補数は、ＮＡＮＤゲート９６ａへの他の入力である。マルチプレクサ１００ａの出力は、レジスタ５８ｂに与えられる。ＮＡＮＤゲート９６ａの出力は、ｎｆｅｔ／ｐｆｅｔの対５４ａを制御し、遅延チェーンのＡＮＤゲート５２ａへの入力でもある。類似の接続が、レジスタ・チェーンに沿って連続的
になされ、例えば、次のレジスタ５８ｂの出力は、次のマルチプレクサ１００ｂへの入力であり、シフト・イネーブル信号の補数も受信するＮＡＮＤゲート９６ｂへの入力であり、ラッチ９８ｂは、ＡＮＤゲート５２ａから遅延信号を受信し、その出力は、シフト・イネーブル信号によって制御されるマルチプレクサ１００ｂの他の入力に接続され、ＮＡＮＤゲート９６ｂの出力は、ｎｆｅｔ／ｐｆｅｔの対５４ｂを制御する。最後のレジスタ５８ｎの出力は、ＮＡＮＤゲート９６ｎの１つの入力に接続され、同じくレジスタ・チェーン（ｆｆ＿ｏｕｔ）についてのデータ出力でもある。
シフト・レジスタ５８ａの値は、最初にゼロ（論理ロー）に設定され、シフト・レジスタ５８ｂ、．．．、５８ｎの値は、リセット信号を用いて最初に１（論理ハイ）に設定される。トライアル・アンド・エラー・シーケンスを用いて、最適なビットパターンを捕捉することができる。遅延残差設定回路はまた、用途に応じて、外部からプログラム可能であること及び内部で自己構成可能であることの両方を併せもつことができる。
従って、本発明は、動的電圧スケーリングを用いて性能最適性を劣化させることなく、遅延クロック信号を用いる回路の性能を最適化する有利な方法を提供する。ローカル・クロック遅延における変動は、一定の小さいオーバーヘッド（例示的な実施形態において、最大遅延オーバーヘッドは、０．５ボルトにおいて約６７ピコ秒である）によりＳＲＡＭ遅延における変動を正確に追跡する。その結果、本発明は、性能を改善し、電力を低減し、プロセッサ及び他の超大規模集積（ＶＬＳＩ）回路に関する歩留まりを改善する。
本発明が特定の実施形態を参照して説明されたが、この説明は、限定的な意味で解釈されることを意図するものではない。本発明の説明を参照したときに、開示された実施形態の種々の修正及び本発明の代替的な実施形態が、当業者には明らかになるであろう。例えば、本発明は、ＳＲＡＭメモリについての自己タイミング型ローカル・クロック・バッファとの関連で開示してきたが、ラッチについてのパルス幅の最適化と、メモリ・アレイに対するプリチャージ及び評価時間を最適化するための動的論理とを含む、制御信号のタイミング（パルス幅及び遅延）の正確な制御に依存するいかなる回路にも幅広く適用可能である。
１０：遅延回路１２：インバータ・チェーン１４：線形プログラム可能遅延残差１４´、１４´´、１４´´´：シフト遅延残差設定回路１６：レベル・コンバータ１８ａ、・・・１８ｎ、２０ａ、・・・２０ｎ、３８、５６ａ、５６ｂ、．．．、５６ｎ、７３、７４、７８、８０：インバータ２２ａ、・・・２２ｎ、２４ａ、・・・２４ｎ、５４：スイッチ３０：ローカル・クロック・バッファ（ＬＣＢ）３２：ＳＲＡＭサブシステム３４、５０、７６：ＮＯＲゲート３６：レベル変換インバータ４０：ワードライン・デコード／ドライバ回路４２：ＳＲＡＭアレイ４４：グローバル評価及びビットライン・デコード／ドライバ４６：比較器４８、７２ａ、７２ｂ、７２ｃ、９０、９４ａ、９４ｂ、・・・９４ｎ、９６ａ、９６ｂ，・・・９６ｎ：ＮＡＮＤゲート５２ａ、５２ｂ、・・・５２ｎ、６０、９０：ＡＮＤゲート５４ａ、５４ｂ、・・・５４ｎ：ｎｆｅｔ／ｐｆｅｔの対５８ａ、５８ｂ、．．．、５８ｎ：シフト・レジスタ５９、５９´：シフト・レジスタ回路８４：複製ＳＲＡＭ経路８８ａ、８８ｂ、．．．、８８ｎ、９８ａ、９８ｂ、・・・９８ｎ：ラッチ９２ａ、９２ｂ，・・・９２ｎ：ＮＸＯＲゲート１００ａ、１００ｂ、・・・１００ｎ：マルチプレクサ

Claims (7)

  1. グローバル・クロック信号を受信し、中間遅延信号を生成する固定遅延経路と、前記中間遅延信号を受信し、タイミング信号を生成する調整可能遅延経路と、前記調整可能遅延経路の遅延を最小の遅延量に設定するリセット・ラインとを有する遅延回路であって、前記調整可能遅延経路の前記遅延は、較正信号のアクティブ化に応じて徐々に増大する、遅延回路と、
    前記タイミング信号によって変調された前記グローバル・クロック信号に基づいて、ローンチ・クロック信号を生成する組み合わせ論理回路と、
    遅延ローンチ・クロック信号のパルス幅が所望のパルス幅より狭いことを判断し、それに応答して前記較正信号をアクティブにする較正論理回路と、
    を含み、
    前記ローンチ・クロック信号は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のワードライン・ドライバによって用いられ、
    前記遅延ローンチ・クロック信号は、前記ＳＲＡＭのビットライン・デコーダによって用いられ、
    前記較正論理回路は、前記ビットライン・デコーダからの読み取り値を以前に格納した値と比較することによって、前記遅延ローンチ・クロック信号の前記パルス幅が前記所望のパルス幅より狭いことを判断する、
    ローカル・クロック・バッファ。
  2. 前記較正信号は、前記遅延ローンチ・クロック信号及び比較信号から得られたチョップ信号の論理ＮＡＮＤの組み合わせである、請求項１に記載のローカル・クロック・バッファ。
  3. スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のための自己タイミング型ローカル・クロック・バッファであって、
    グローバル・クロック信号を受信する回路入力と、
    第１の入力及び第２の入力を有する第１のＮＡＮＤゲートであって、前記第１のＮＡＮＤゲートの前記第１の入力は前記回路入力に接続され、前記第１のＮＡＮＤゲートの前記第２の入力は自己較正信号に接続される、第１のＮＡＮＤゲートと、
    入力が前記第１のＮＡＮＤゲートの出力に接続された複製ＳＲＡＭ経路と、
    第１の入力及び第２の入力を有する第２のＮＡＮＤゲートであって、前記第２のＮＡＮＤゲートの前記第１の入力は前記回路入力に接続され、前記第２のＮＡＮＤゲートの前記第２の入力は電源電圧に接続される、第２のＮＡＮＤゲートと、
    入力が前記第２のＮＡＮＤゲートの出力に接続されたインバータ・チェーンと、
    信号入力、遅延入力、及びイネーブル入力を有する遅延残差設定回路であって、前記信号入力は前記インバータ・チェーンの出力に接続され、前記遅延入力は前記複製ＳＲＡＭ経路の出力に接続され、前記イネーブル入力は前記自己較正信号の補数に接続され、遅延残差設定回路は、前記自己較正信号がアクティブであるときに前記遅延入力によって較正される前記信号入力からタイミング出力信号を生成する、遅延残差設定回路と、
    第１の入力及び第２の入力を有する第３のＮＡＮＤゲートであって、前記第３のＮＡＮＤゲートの前記第１の入力は前記回路入力に接続され、前記第３のＮＡＮＤゲートの前記第２の入力は前記電源電圧に接続される、第３のＮＡＮＤゲートと、
    入力が前記第３のＮＡＮＤゲートの出力に接続された第１のインバータと、
    第１の入力及び第２の入力を有するＮＯＲゲートであって、ＮＯＲゲートの前記第１の入力は前記第１のインバータの出力に接続され、ＮＯＲゲートの前記第２の入力は前記タイミング出力信号に接続される、ＮＯＲゲートと、
    入力が前記ＮＯＲゲートの出力に接続された第２のインバータであって、第２のインバータの出力は、前記ＳＲＡＭについてのローカル・クロック信号をもたらす、第２のインバータと、
    を含む自己タイミング型ローカル・クロック・バッファ。
  4. 前記遅延残差設定回路は、スイッチによって前記遅延残差設定回路の出力に接続された複数の直列接続遅延要素を用いて選択される調整可能遅延経路を有する、請求項３に記載の自己タイミング型ローカル・クロック・バッファ。
  5. 前記遅延残差設定回路は、前記遅延入力によってクロック制御される複数のラッチをさらに含み、前記ラッチの第１のものは、前記信号入力を受信する入力を有し、前記ラッチの残りのものは、入力が前記遅延要素のそれぞれの出力に接続されている、請求項４に記載の自己タイミング型ローカル・クロック・バッファ。
  6. 前記スイッチは、複数のプログラム可能シフト・レジスタによって制御される、請求項４に記載の自己タイミング型ローカル・クロック・バッファ。
  7. 前記シフト・レジスタは、
    前記シフト・レジスタにおける第１のビット・シーケンスを捕捉し、
    前記第１のビット・シーケンスを、前記第１のビット・シーケンスを分析し、所定の機能に従って遅延される前記クロック信号の所望の遅延についての第２のビット・シーケンスを選択する外部回路に転送し、
    前記外部回路からの前記第２のビット・シーケンスを前記シフト・レジスタにロードする、
    ことによってプログラムされる、請求項６に記載の自己タイミング型ローカル・クロック・バッファ。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100887238B1 (ko) * 2007-08-10 2009-03-06 삼성전자주식회사 파이프라인 시스템의 동적 클럭 제어 장치 및 방법
US20100118621A1 (en) * 2008-11-07 2010-05-13 International Business Machines Corporation Implementing Variation Tolerant Memory Array Signal Timing
WO2013066774A1 (en) 2011-11-01 2013-05-10 Rambus Inc. Data transmission using delayed timing signals
KR101908409B1 (ko) 2012-04-02 2018-10-17 삼성전자 주식회사 클럭 지연 도미노 로직 회로 및 이를 포함하는 장치들
CN103730157A (zh) * 2012-10-12 2014-04-16 上海华虹集成电路有限责任公司 用于Flash EEPROM的字线驱动电路
CN102946082A (zh) * 2012-10-23 2013-02-27 南京南瑞继保电气有限公司 一种采用双总线冗余通讯的实现方法
US9154117B2 (en) 2013-03-06 2015-10-06 Qualcomm Incorporated Pulse generation in dual supply systems
US9088279B2 (en) 2013-09-24 2015-07-21 International Business Machines Corporation Margin improvement for configurable local clock buffer
US9070433B1 (en) 2014-03-11 2015-06-30 International Business Machines Corporation SRAM supply voltage global bitline precharge pulse
US9401698B1 (en) 2015-05-20 2016-07-26 International Business Machines Corporation Transforming a phase-locked-loop generated chip clock signal to a local clock signal
CN105141295B (zh) * 2015-07-30 2017-10-10 灿芯半导体(上海)有限公司 内建时钟的自校准电路
US9712141B2 (en) * 2015-12-03 2017-07-18 Apple Inc. Modulation of power supply voltage for varying propagation delay
US9729254B1 (en) * 2016-03-18 2017-08-08 Samsung Electronics Co., Ltd Apparatus and method for providing east second order input intercept point calibration based on two tone testing
US10217507B2 (en) * 2016-11-08 2019-02-26 Globalfoundries Inc. Bending circuit for static random access memory (SRAM) self-timer
US10763876B2 (en) * 2018-10-29 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus, circuits and methods for calibrating a time to digital converter
US10854264B2 (en) * 2019-03-05 2020-12-01 Arm Limited Current-starved delay circuitry
US10839865B1 (en) * 2019-04-29 2020-11-17 Arm Limited Self-timed memory with adaptive voltage scaling
US10978140B2 (en) 2019-09-06 2021-04-13 International Business Machines Corporation Random-access memory array memory cell selection
CN110795899B (zh) * 2019-11-07 2023-11-28 飞腾信息技术有限公司 芯片上电控制装置
US11011212B1 (en) 2020-05-12 2021-05-18 Micron Technology, Inc. Delay calibration oscillators for a memory device
KR20230107803A (ko) * 2020-11-17 2023-07-18 르네사스 일렉트로닉스 아메리카 인크. 메모리 인터페이스 애플리케이션의 전원 종단을 위한 저전력 출력 드라이버
US12099377B2 (en) 2021-12-03 2024-09-24 Wuxi Esiontech Co., Ltd. Clock skew-adjustable chip clock architecture of programmable logic chip
CN114167943A (zh) * 2021-12-03 2022-03-11 无锡中微亿芯有限公司 一种可编程逻辑芯片的时钟偏移可调的芯片时钟架构

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63245010A (ja) * 1987-03-31 1988-10-12 Fujitsu Ltd 逓倍回路
JPH03157011A (ja) 1989-08-22 1991-07-05 Fujitsu Ltd レベル変換回路及び該レベル変換回路を使用してなる遅延回路
JPH03159309A (ja) * 1989-11-17 1991-07-09 Nec Corp クロック入力回路およびクロック入力方法
JP3157011B2 (ja) 1991-06-29 2001-04-16 マツダ株式会社 ウィンド開閉制御装置
US5389843A (en) * 1992-08-28 1995-02-14 Tektronix, Inc. Simplified structure for programmable delays
JP3591887B2 (ja) * 1994-09-12 2004-11-24 富士通株式会社 半導体記憶装置
US5596539A (en) * 1995-12-28 1997-01-21 Lsi Logic Corporation Method and apparatus for a low power self-timed memory control system
JP3729582B2 (ja) * 1996-08-13 2005-12-21 富士通株式会社 半導体装置、半導体装置システム及びディジタル遅延回路
JP3986103B2 (ja) * 1996-08-30 2007-10-03 富士通株式会社 半導体集積回路
JPH11203877A (ja) * 1998-01-19 1999-07-30 Hitachi Ltd 半導体集積回路及びその設計方法
JP2001057083A (ja) * 1999-08-11 2001-02-27 Hitachi Ltd 半導体記憶装置
JP2001101868A (ja) * 1999-09-30 2001-04-13 Hitachi Ltd 半導体記憶装置
JP4443728B2 (ja) * 2000-06-09 2010-03-31 株式会社ルネサステクノロジ クロック発生回路
US6452431B1 (en) * 2000-08-28 2002-09-17 Micron Technology, Inc. Scheme for delay locked loop reset protection
US6889336B2 (en) * 2001-01-05 2005-05-03 Micron Technology, Inc. Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
JP3866594B2 (ja) * 2002-03-15 2007-01-10 Ｎｅｃエレクトロニクス株式会社 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法
US6917228B2 (en) * 2002-06-06 2005-07-12 Micron Technology, Inc. Delay locked loop circuit with time delay quantifier and control
US6891415B2 (en) * 2002-06-11 2005-05-10 Micron Technology, Inc. Method and apparatus for enabling a timing synchronization circuit
JP2004022070A (ja) * 2002-06-17 2004-01-22 Renesas Technology Corp 半導体記憶装置
US6714464B2 (en) * 2002-06-26 2004-03-30 Silicon Graphics, Inc. System and method for a self-calibrating sense-amplifier strobe
JP2005292947A (ja) * 2004-03-31 2005-10-20 Hitachi Ltd データ処理装置、遅延回路及び遅延素子
US7212053B2 (en) * 2005-05-12 2007-05-01 Micron Technology, Inc. Measure-initialized delay locked loop with live measurement
US7499347B2 (en) * 2006-08-09 2009-03-03 Qualcomm Incorporated Self-timing circuit with programmable delay and programmable accelerator circuits
US7495487B2 (en) * 2007-04-09 2009-02-24 Micron Technology, Inc. Delay-locked loop (DLL) system for determining forward clock path delay

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