CN102171763A - 使用局部时钟发生器的自定时校准优化扩展的电压或工艺范围上的sram性能 - Google Patents

使用局部时钟发生器的自定时校准优化扩展的电压或工艺范围上的sram性能 Download PDF

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Abstract

一种延迟电路，其具有处于低电压电平的固定延迟路径、电平变换器以及处于高电压电平的可调延迟路径。所述固定延迟路径包括反相器链，所述可调延迟路径包括选择性地与电路输出端相连的串联的延迟元件。在静态随机存取存储器(SRAM)的局部时钟缓冲器应用中，所述低电压电平是所述局部时钟缓冲器的低电压电平，并且所述高电压电平是所述SRAM的高电压电平。这些电压可响应于动态电压调节而变化，从而需要重新校准所述可调延迟路径。可以通过逐渐增大SRAM阵列的读取访问时间直到同时的读取操作返回正确的输出，或者通过使用复制SRAM路径模拟电源电压改变导致的延迟变化来校准所述可调延迟路径。

Description

使用局部时钟发生器的自定时校准优化扩展的电压或工艺范围上的SRAM性能
技术领域
本发明一般地涉及时钟或定时电路，更具体地说，涉及一种运行诸如静态随机存取存储器(SRAM)之类的使用局部产生的时钟信号的存储器阵列的方法。
背景技术
集成电路广泛用于各种电子应用，从诸如手表之类的简单设备到最复杂的计算机系统。微电子集成电路(IC)芯片一般可以被认为是在半导体衬底(例如硅)上形成的逻辑单元的集合，其中各个单元之间以电子方式相互连接。IC可以包括非常多的单元并且这些单元之间需要复杂的连接。单元是由一个或多个诸如晶体管、电容器、电阻器、电感器之类的电路元件和其他通过组合执行逻辑功能的基本电路元件构成的组。单元类型包括例如核心单元、扫描单元、存储单元和输入/输出(I/O)单元。
功率使用已成为数据处理系统集成电路开发中的关注要点。由于功耗问题，低功率电路变得更流行。低功率设计也成为优选设计，因为这种设计的电源噪声较低并且对制造变化的容忍度较强。过度用电不仅耗费成本和降低效率，而且还会导致热管理问题。功率耗散已成为使用深亚微米技术产生高性能电路设计(以1千兆赫或更高的频率工作)的限制因素。因此，现代微处理器设计受功率约束的制约。
在千兆赫以上的设计中，单元之间的时钟网络可以占总有效功率的近50％。因此，功率约束向构建单元时钟网络的设计者提出了额外的挑战，对于诸如低功耗、65纳米集成电路之类的最新技术而言，这种挑战将变得更为严峻。有一些技术可以在实现高性能、低功耗系统的定时目标的同时最小化功率。一种方法涉及使用局部时钟缓冲器(LCB)分配时钟信号。典型的时钟控制系统具有产生主时钟信号的时钟发生电路(例如，锁相环)，所述主时钟信号被馈给在LCB处提供同步全局时钟信号的时钟分配网络。每个LCB都调整全局时钟占空比并逐渐满足诸如局部逻辑电路、锁存器或存储器阵列之类的相应电路元件的要求。将LCB置于靠近计时(clocked)电路还会减少时钟偏移，从而有助于改进电路的定时。
另一种功率管理方法是动态电压调节(scaling)，其中给定组件中使用的电压根据运行参数、工艺参数或环境参数来升高或降低。动态电压调节是一种同时降低静态和动态功耗的有效方式，但是需要较宽的电压范围来保持电路在不同的性能规范下正常工作，并且不同的功率/延迟度量通常具有不同的最优电源电压(Vdd)。
针对结合动态电压调节的电路中的不同单元使用不同的电压将产生独特的问题，尤其是对于低电压运行，因为不同单元的延迟在低电压下改变的比例是不同的。例如，使用来自LCB的局部产生的时钟信号的静态随机存取存储器(SRAM)阵列可能具有0.5伏的器件阈值电压(Vth)，而所述LCB工作在0.4伏的器件阈值电压(存储器通常具有较高的Vth以实现鲁棒性和低漏电，而外围控制信号发生电路具有较低的Vth以便高速工作)。由于SRAM中的线负载与逻辑门中的器件负载相对，因此SRAM中的延迟随变化电压的改变将不同于LCB的逻辑门中的延迟。这种延迟差异可能非常大，对制造要求和/或电路性能产生负面影响。
有些电路对低电压处的变化具有很高的敏感度。在SRAM控制实例中，LCB产生局部时钟信号和延迟后的局部时钟信号，这两种信号被缓冲以产生字线信号、预充电信号和锁存信号。通过使用反相器链延迟和扩展局部时钟信号的脉冲宽度来获得延迟后的局部时钟信号。SRAM控制中最关键的定时要素是确定SRAM读写时间窗口的局部时钟信号脉冲宽度。但是，由于供电电压变化导致反相器延迟变化以及阈值电压存在差异，很难通过动态电压调节来控制该定时要素。结果，SRAM延迟功能无法跟踪LCB反相器延迟功能。
此问题的一种可能解决方案是使用可编程延迟电路，如美国专利第5,389,843号中所述。使用一系列多路复用器和延迟元件以输出具有可调整延迟的信号。使用具有N个可编程位的数字输入值控制电路的N个延迟阶段，也就是说，所述位分别是所述多路复用器的选择器。尽管可针对该电路选择性地编程延迟元件的数目，但是对于仅仅是含糊地知晓的供电电压而言，这些元件的实际延迟仍存在变化，因此对于在低电压特别敏感的器件而言，这种方法是不可行的。
另一种解决方案是使用“虚拟(dummy)”电路来复制延迟路径。这种方法应用于美国专利第5,596,539和6,760,269号中的存储器控制。与虚拟位线相连的读出放大器驱动控制线，所述控制线在虚拟单元完成提供精确数据读取定时的读取操作时断言存储器阵列定时信号。尽管这种方法为延迟调整提供了实时基础，但是如上所述，复制的SRAM路径的延迟变化可能不与LCB逻辑中的延迟变化匹配，从而导致较差的定时控制。
鉴于上述问题，需要设计一种校准诸如存储器阵列之类的敏感电路的局部时钟信号的改进的方法。如果所述方法可以考虑由电源电压导致的延迟变化以及相关电路组件的阈值电压的差别，则这将更为有利。
发明内容
期望提供一种改进的时钟发生电路。
进一步期望提供可以与相关集成电路组件的动态电压调节结合使用的电路。
仍进一步期望提供一种使用局部时钟的自定时校准优化扩展的电压或工艺范围上的SRAM性能的方法。
上述期望使用延迟电路实现，所述延迟电路具有：第一延迟组件，其工作在第一电压电平并提供固定延迟路径以从时钟信号产生中间延迟信号；电平变换器，其以所述第一电压电平接收所述中间延迟信号并将所述中间延迟信号提升到高于所述第一电压电平的第二电压电平；以及第二延迟组件，其提供从所述中间延迟信号产生延迟后的时钟信号的可调延迟路径，其中所述第二延迟组件工作在所述第二电压电平。所述第一延迟组件可包括具有固定长度的反相器链，并且所述第二延迟组件可包括多个串联的延迟元件，所述延迟元件的输出端中的一个输出端选择性地与所述延迟电路的输出端相连。所述延迟元件可以例如是反相器、“与”门或“与非”门。
在针对静态随机存取存储器(SRAM)的局部时钟缓冲器应用所述延迟电路中，所述第一电压电平与所述局部时钟缓冲器的名义电压电平相同，所述第二电压电平与所述SRAM的名义电压电平相同。这些电压可响应于动态电压调节而变化，从而需要重新校准所述可调延迟路径。可以通过逐渐增大SRAM阵列的读取访问时间直到同时的读取操作返回正确的输出，或者通过使用复制(replica)SRAM路径模拟电源电压改变导致的延迟变化来校准所述可调延迟路径。
使用锁存器或移位寄存器直接或间接控制的开关将沿所述可调延迟路径的所述延迟元件选择性地与延迟电路输出端相连。在任意给定时刻，只有一个锁存器或寄存器具有使开关闭合所需的逻辑状态。在一个实施例中，由来自复制SRAM路径的延迟输入信号对锁存器进行计时。在一个备选实施例中，当重复激活校准信号以逐渐增加延迟时，所述使开关闭合的逻辑状态移动通过移位寄存器。可以对所述移位寄存器进行编程。
附图说明
通过参考附图可以更好地理解本发明，并且本发明的各种目标、特征和优点将对本领域的技术人员变得显而易见：
图1是根据本发明构建的延迟电路的一个实施例的示意图；
图2是根据本发明构建的可与图1的延迟电路一起使用的自适应脉冲发生器的一个实施例的示意图；
图3是根据本发明构建的可与图2的自适应脉冲发生器一起使用的移位延迟剩余集(residue set)电路的一个实施例的示意图；
图4是根据本发明构建的使用复制SRAM路径的自定时局部时钟缓冲器的一个实施例的示意图；
图5是根据本发明构建的可与图4的自定时局部时钟缓冲器一起使用的延迟剩余集电路的一个实施例的示意图；以及
图6是根据本发明构建的可与图4的自定时局部时钟缓冲器一起使用的可编程延迟剩余集电路的一个实施例的示意图。
在不同的图中使用相同的标号表示相似或相同的项。
具体实施方式
本发明涉及用于产生定时或时钟信号的改进的方法和集成电路结构。具体地说，本发明可应用于诸如静态随机存取存储器(SRAM)阵列之类的使用局部时钟信号和延迟后的时钟信号的电路组件的定时控制。本发明提供延迟后的时钟信号的精确调整以优化在扩展的运行参数、工艺参数或环境参数范围上的SRAM性能。
现在参考附图，具体地说，参考图1，其中描述了根据本发明构建的延迟电路的一个实施例10。延迟电路10通常包括具有固定长度的反相器链12、可选择性地调整其延迟的线性可编程延迟剩余14、以及将固定反相器链12与线性可编程延迟剩余14互连的电平变换器16。反相器链12包括第一多个串联的反相器18a，...，18n。第一反相器18a接收输入时钟信号，最后一个反相器18n将中间延迟信号输出到电平变换器16的输入端。
反相器链12工作在小于线性可编程延迟剩余14使用的第二电源电压的第一电压电压。电平变换器16相应地将中间延迟信号的电压从第一电源电压提升到第二电源电压以便输入到线性可编程延迟剩余14。在将时钟信号提供给SRAM阵列的局部时钟缓冲器的一种示例性实现中，反相器链12的电源电压名义上为0.4-0.5伏，并且线性可编程延迟剩余14的电源电压名义上为0.5-0.6伏，这与SRAM阵列的电源电压相同(这两种电压电平都可随动态电压调节而改变)。针对线性可编程延迟剩余14使用较高的电压允许以较小的增量增加延迟电路10的总体延迟。较高的电源电压还提供更好的时钟校准模型(同时在硬件和模拟方面)。优选地使用与SRAM阵列相同的电源电压以统一不同集成电路组件的电源电压。
线性可编程延迟剩余14包括第二多个串联的反相器20a，...，20n，但是相继反相器20之间的每个线连接都具有第一开关22a，...，22n，以及到第二开关24a，...，24n的分支连接。第二开关24a，...，24n的其他节点与提供延迟或定时信号的输出线26相连。通过可编程的选择位sel_0，...，sel_n使第一组开关22a，...，22n断开和闭合，并且通过所述选择位的补集(complement)，即selb_0，...，selb_n使第二组开关24a，...，24n断开和闭合。在任意给定时刻，只激活一个选择位来使一个开关闭合并提供通过线性可编程延迟剩余14的单个延迟路径。针对平铺的电路结构可选地提供开关22n及其输出。
延迟电路10相应地包括沿反相器链12的来自固定延迟路径的第一延迟组件以及来自可调延迟路径的通过线性可编程延迟剩余14的第二延迟组件，将这两个组件相加以得到总延迟量。固定延迟和可调整延迟的相对量可以根据特定实施方式而改变。通过激活线性可编程延迟剩余14中的开关的不同选择位以缩短或延长可调延迟路径来将总延迟量设置为期望延迟，并且根据采用延迟电路10的特定目的来选择总延迟量。例如，当用于SRAM控制时，总延迟量被设为允许访问SRAM阵列的适当的时间窗口。可以通过执行校准过程(其逐渐增加SRAM阵列的读取访问时间直到同时的读取操作返回正确的输出，或使用具有开销的重复SRAM路径)来确定所需的延迟。本领域的技术人员将理解，延迟电路10可与除SRAM之外的其他执行逻辑求值的逻辑电路一起使用，并且可类似地通过电路组件的同时的定时逻辑求值校准延迟电路10。
结合图2描述了一种此类用于确定具体延迟调整的校准过程，图2示出了根据本发明构建的SRAM子系统32的局部时钟缓冲器30的自适应脉冲发生器的一个实施例。局部时钟缓冲器30和SRAM子系统32位于单个集成电路芯片上。局部时钟缓冲器30接收全局时钟信号(g_clk)并产生启动时钟信号(l_clk)。全局时钟信号是“或非”门34的输入并且也是延迟电路的输入，所述延迟电路包括通过反相器链12’的固定延迟路径以及通过移位延迟剩余集电路14’(下面结合图3进一步地说明)的可调延迟路径。所述延迟电路包括作为移位延迟剩余集电路14’的前端器件的电平变换反相器36。来自移位延迟剩余集电路14’的定时信号输出与“或非”门34的其他输入端相连。来自“或非”门34的输出信号(其与另一反相器38相连)因此具有与全局时钟信号相同的频率，但是其脉冲宽度通过延迟时间和定时信号的宽度来调制。反相器38用于校正来自“或非”门34的信号的极性，并且其输出为启动时钟信号。
所述启动时钟信号是到SRAM子系统32的字线译码/驱动器电路40的输入。字线译码/驱动器电路40接收所请求的存储块的字线地址并在启动时钟有效时激励SRAM阵列42的相应字线。全局求值和位线译码/驱动器44读出目标存储单元中的值并将存储块输出到发出请求的实体，例如，微处理器。块44中的全局求值逻辑在延迟后的启动时钟信号(del_1_clk)有效时对位线求值。延迟后的启动时钟信号由生成启动时钟信号(1_clk)的同一机制产生，只是预先计算与从SRAM阵列42的局部位线到其全局位线的信号传播延迟对应的延迟时间(例如，来自其他的反相器链)。
对SRAM阵列42的读取操作用于提供有关当前时钟信号的相对延迟和脉冲宽度的充分程度的反馈。可以使用SRAM阵列42的常规字线或使用SRAM阵列42中为此目的提供的一组特殊存储单元执行所述读取操作。接收测试模式的单元优选地位于最接近SRAM阵列42的物理中心的位置。在所述示例性实施例中，包括测试模式的九个位被写入SRAM阵列42中的指定地址，然后由全局求值和位线译码/驱动器44读出。由微处理器或集成电路的其他控制逻辑发起这些读写操作。全局求值和位线译码/驱动器44的输出分接将这九个位馈给局部时钟缓冲器30中的比较器46的第一输入端。比较器46还在第二输入端处接收存储的9位数据，并将所存储的数据与来自同时求值的九个位相比较。第二输入端的九个位可以存储在在工厂处设置或由集成电路的扫描链以编程的方式设置的保持锁存器中。
如果比较显示所有九个位匹配，则读取操作成功，即，读取时间窗口足够长，并且无需进一步调整延迟时钟信号；在此情况下，比较器46将逻辑“0”输出到“与非”门48。如果比较显示九个位中有任意一个位不匹配，则读取操作需要更大的时间窗口，即，延迟后的启动时钟信号的脉冲宽度小于所需的脉冲宽度，从而需要调整延迟后的启动时钟信号；在此情况下，比较器46的输出为逻辑“1”。“与非”门48的另一输入为来自另一“或非”门50的斩波信号。通过将进一步的延迟引入所述延迟后的启动时钟信号并将该进一步延迟后的信号进行反转，然后将其与所述延迟后的启动时钟信号进行合并来得到所述斩波信号。当延迟后的启动时钟信号的脉冲宽度较窄时，来自“或非”门50的斩波信号的反转的脉冲宽度(当信号为逻辑“低”时)将较宽，并且当延迟后的启动时钟信号的脉冲宽度较宽时，来自“或非”门50的斩波信号的反转的脉冲宽度将较窄。“与非”门48输出时钟校准信号(clk_ff)，所述时钟校准信号(clk_ff)将是有效的，除非9位比较失败且“或非”门50的输出有效。移位延迟剩余集电路14’使用所述校准信号增加延迟并产生更宽的脉冲宽度。
移位延迟剩余集电路14’在图3中进一步详细示出，并且包括由多个串联的“与”门52a，52b，...，52n提供的可调延迟路径。通过选择性地激活将“与”门的输出连接到移位延迟剩余集电路14’的定时信号输出的开关来再次选择不同的延迟。在此实施例中，每个开关都包括与p型场效应晶体管(pfet)耦合的n型场效应晶体管(nfet)，即，nfet的源极与pfet的源极相连，nfet的漏极与pfet的漏极相连。nfet/pfet对54a，54b，...，54n的nfet栅极由各个反相器56a，56b，...，56n控制。nfet/pfet对54a，54b，...，54n的pfet栅极由移位寄存器电路59的各个移位寄存器(触发器)58a，58b，...，58n控制。
来自反相器36的中间延迟信号与nfet/pfet对54a的源极以及“与”门52a的一个输入端相连，并且“与”门52a的另一输入端与移位寄存器58a的输出端相连。类似地，“与”门52a的输出端与nfet/pfet对54b的源极以及“与”门52b的一个输入端相连，并且“与”门52b的另一输入端与移位寄存器58b的输出端相连。这些从一个“与”门的输出端到下一“与”门的输入端的连接逐一重复。最后一个“与”门52n的输出端与nfet/pfet对54n的源极相连。尽管此实施例针对延迟元件使用“与”门，但是可以使用诸如后跟反相器的“与非”门之类的其他逻辑门。
移位寄存器58a的输入端与恒定逻辑“高”信号(ff_in)相连，其输出端与移位寄存器58b的输入端相连。从一个移位寄存器的输出端到下一移位寄存器的输入端的连接逐一重复。每个移位寄存器58a，58b，...，58n都通过来自另一“与”门60的信号进行计时(锁存)。“与”门60接收来自校验信号(clk_ff)和使能信号(enshift)的输入。响应于由动态电压调节导致的SRAM 32的电源电压的改变，所述使能信号可以被激活以重新校准延迟后的时钟信号。当enshift有效时，“与”门60会在每次从时钟校准信号接收校正脉冲时将锁存脉冲发送到移位寄存器58a，58b，...，58n。使用复位信号将移位寄存器58a中的值初始设为0(逻辑“低”)并将移位寄存器58b，...，58n中的值初始设为1(逻辑“高”)。这些设置提供通过nfet/pfet对54a但不通过任何“与”门52a，52b，...，52n的可能的最短延迟。在校准期间(使能移位时)，该0值沿着寄存器链下移，每次重复执行9位比较并最后激活校准信号，这会通过选择性地改变通过一个或多个“与”门52a，52b，...，52n的延迟路径来逐渐增加延迟。当0值驻留在最后一个移位寄存器58n中且其余移位寄存器中的值为1时，将获得最大延迟，因此延迟路径通过所有“与”门52a，52b，...，52n。移位寄存器58n的输出还可以用作误差信号(overflowb)以指示最大延迟链何时仍然太短。对于45纳米技术的示例性实施例，固定延迟可以在50皮秒的量级，可调延迟在10到100皮秒范围内，并且延迟增量在10到20皮秒范围内。
将结合图4描述上述使用复制SRAM路径的第二校准方法，图4示出了根据本发明构建的自定时局部时钟缓冲器(LCB)70的一个实施例。全局时钟信号是到三个“与非”门72a、72b、72c的输入。“与非”门72a和72b的第二输入端与逻辑“高”(Vdd)相连。“与非”门72a的输出端是到反相器73的输入，反相器73的输出端与“或非”门76相连。来自延迟剩余集电路14”的定时输出信号与“或非”门76的另一输入端相连。来自“或非”门76的输出信号(其与另一反相器78相连)因此具有与全局时钟信号相同的频率，但是它的脉冲宽度再次通过延迟时间和定时输出信号的宽度来调制。反相器78用于校正来自“或非”门76的信号的极性，并且其输出为启动时钟信号。本领域的技术人员将理解，诸如反相器73和78之类的各种反相器用于根据给定的自定时LCB 70实施例中使用的门的类型设置适当的信号极性，并且在备选实施例中可以省略或添加这些反相器。
“与非”门72b的输出端驱动提供固定延迟路径的反相器链12。来自反相器链12的中间延迟信号通过两个其他在该实施例中都用于电平变换的反相器74、80，即，反相器74将信号的电源电平从反相器链12的电源电平提升为中间电压，而反相器80进一步将信号的电压电平提升为延迟剩余集电路14”的电源电平。
“与非”门72c的第二输入端为使能信号(selcal)，并且“与非”门72c的输出端与复制SRAM路径84相连。SRAM路径84使用与运行的SRAM具有相同组件的虚拟电路跟踪当前运行参数、工艺参数和环境参数下运行的SRAM存储器的延迟。使用虚拟电路替代读出运行的SRAM存储器本身的位线可避免SRAM阵列扰动。可以仅使用一个复制SRAM路径校准多个LCB。来自SRAM路径84的信号通过将SRAM延迟输入(dl_clk)提供给延迟剩余集电路14”的另一反相器75。使能信号的补集还控制pfet82，pfet 82的漏极与Vdd(局部时钟缓冲器的电源电压)相连，pfet 82的源极与“或非”门76的第二输入端相连，以便在校准期间禁用启动时钟信号的延迟调制。
尽管“与非”门72c或具有使能信号作为输入的其他逻辑对此实施方式而言是不可少的，但是“与非”门72a和72b仅用于定时目的，以将“与非”门72c的相同延迟作用赋予它们各自的信号路径，因此可以在备选实施方式中移除“与非”门72a和72b。
延迟剩余集电路14”在图5中进一步详细示出，并具有与图2的移位延迟剩余集电路14’中的可调延迟路径类似的可调延迟路径，延迟剩余集电路14”包括多个串联的“与”门52a，52b，...，52n，所述“与”门选择性地通过包括nfet/pfet对54a，54b，...，54n的开关和反相器56a，56b，...，56n与电路输出端互连。但是，现在使用组合逻辑替代移位寄存器来控制开关，所述组合逻辑的输入是使能信号(selcalb)的补集和来自多个锁存器88a，88b，...，88n的输出。锁存器88a，88b，...，88n通过校准信号，即，SRAM延迟信号(d1_clk)进行计时。来自反相器80的中间延迟信号是第一锁存器88a的输入，并且“与非”门94a接收自校准信号的补集以及锁存器88a的输出作为输入。类似地，“与”门52a的输出是锁存器88b的输入，另一“与非”门94b接收自校准信号以及锁存器88b的输出作为输入。这些从一个“与”门的输出端到下一锁存器的输入端以及从该锁存器的输出端到下一“与非”门(其另一输入端为补集信号)的连接逐一重复，直到最后一个“与非”门94n的输出端与nfet/pfet对54n的源极相连。
“与非”门94a的输出端与另一“与非”门90的输入端以及“同或(NXOR)”门92a的输入端相连。“与非”门90的另一输入端与自校准信号的补集相连，并且“与非”门90的输出端控制第一nfet/pfet对54a。类似地，下一“与非”门94b的输出端与“同或”门92b的另一输入端以及下一“同或”门(未示出)的输入端相连，并且“同或”门92b的输出端控制下一nfet/pfet对54b。这些从相继“与非”门输出端到相继“同或”门输入端以及从“同或”门输出端到nfet/pfet对的连接逐一重复，直到最后一个“与非”门94n的输出端与最后一个“同或”门92n的输入端以及nfet/pfet对54n相连。当自校准信号无效(selcalb＝Vdd)时，中间延迟信号(insw0)如跟踪SRAM延迟所要求的那样通过正确数量的“与非”延迟到达电路输出端。对于该示例性实施方式，延迟链中优选地具有32个“与非”门，每个“与非”门在Vdd＝0.9伏处提供大约10皮秒的延迟。
进一步参考图6，可以备选地通过可编程延迟剩余集电路14’”提供可调延迟，可编程延迟剩余集电路14’”具有与图2的移位延迟剩余集电路14’和图5的延迟剩余集电路14”的可调延迟路径类似的可调延迟路径，可编程延迟剩余集电路14’”包括多个串联的“与”门52a，52b，...，52n，所述“与”门选择性地通过包括nfet/pfet对54a，54b，...，54n的开关和反相器56a，56b，...，56n与电路输出端互连。但是，在此备选实施例中，寄存器链存储捕获的位序列、将此数据顺序地传出寄存器链以便由外部电路或机器进行分析，然后从外部电路或机器接收(加载)编程位，所述编程位用于根据预设功能为所需的延迟选择适当的开关54。
可编程延迟剩余集电路14’”具有另一移位寄存器电路59’，电路59’包括由独立时钟信号(clock_ff)控制(锁存)的寄存器58a，58b，...，58n。锁存时钟信号的频率并不重要，但是优选地通过全局时钟信号产生并具有相同的频率。第一寄存器58a接收可编程输入信号(ff_in)并且其输出端与多路复用器100a的一个输入端以及“与非”门96a的一个输入端相连。多路复用器100a的另一输入端是锁存器98a的输出端，锁存器98a的输入为中间延迟信号(insw0)。锁存器98a通过SRAM延迟信号(d1_clk)进行计时。多路复用器100a由移位使能信号(enshift)控制并且所述移位使能信号的补集是“与非”门96a的另一输入端。多路复用器100a的输出端馈给寄存器58b。“与非”门96a的输出端控制nfet/pfet对54a并且还是延迟链“与”门52a的输入端。沿寄存器链逐一建立类似的连接，例如，下一寄存器58b的输出端是下一多路复用器100b的输入端并且是还接收移位使能信号的补集的“与非”门96b的输入端，锁存器98b接收来自“与”门52a的延迟信号并且其输出与由移位使能信号控制的多路复用器100b的另一输入端相连，“与非”门96b的输出端控制nfet/pfet对54b。最后一个寄存器58n的输出端与“与非”门96n的一个输入端相连并且也是寄存器链(ff_out)的数据输出。
使用复位信号将移位寄存器58a中的值初始设为0(逻辑“低”)并且将移位寄存器58b，...，58n中的值初始设为1(逻辑“高”)。可以使用试错序列捕获最优位模式。取决于应用，延迟剩余集电路还可以具有外部可编程性和内部自配置两者的组合。
因此，本发明提供了一种有利的方法，用于使用动态电压调节在不降低性能最优性的情况下优化使用延迟时钟信号的电路的性能。局部时钟延迟中的变化以固定的微小开销(在示例性实施例中，0.5伏处的最大延迟开销约为67皮秒)准确地跟踪SRAM延迟中的变化。本发明由此改进了性能、降低了功耗并提高了处理器和其他超大规模集成(VLSI)电路的产出。
尽管参考特定实施例描述了本发明，但是此描述并非旨在做出任何限制。通过参考本发明的描述，所披露实施例的各种修改以及本发明的备选实施例对于本领域的技术人员将变得显而易见。例如，尽管在SRAM存储器的自定时局部时钟缓冲器的上下文中披露了本发明，但是它可更广泛地应用于任何依赖于控制信号定时(脉冲宽度和延迟)的精确控制的电路，其中包括锁存器脉冲宽度的优化，以及优化存储器阵列的预充电和求值次数的动态逻辑。

Claims (20)

1.一种延迟电路，包括：
电路输入端，其用于接收时钟信号；
第一延迟组件，其提供从所述时钟信号产生中间延迟信号的固定延迟路径，所述第一延迟组件工作在第一电压电平；
电平变换器，其以所述第一电压电平从所述第一延迟组件接收所述中间延迟信号并将所述中间延迟信号提升到高于所述第一电压电平的第二电压电平；以及
第二延迟组件，其提供从所述中间延迟信号产生延迟后的时钟信号的可调延迟路径，所述第二延迟组件工作在所述第二电压电平。
2.如权利要求1中所述的延迟电路，其中所述第一延迟组件包括具有固定长度的反相器链。
3.如权利要求1中所述的延迟电路，其中所述第二延迟组件包括多个串联的延迟元件，所述延迟元件的输出端中的一个输出端选择性地与所述延迟电路的输出端相连。
4.如权利要求1中所述的延迟电路，其中所述延迟元件是反相器。
5.如权利要求1中所述的在控制静态随机存取存储器(SRAM)的定时的局部时钟缓冲器中使用的延迟电路，其中：
所述第一电压电平与所述局部时钟缓冲器的电压电平相同；以及
所述第二电压电平与所述SRAM的电压电平相同。
6.一种用于对集成电路芯片中的电路组件进行定时控制的时钟电路，包括：
电路输入端，其用于接收全局时钟信号；
第一电路装置，其与所述电路输入端相连以从所述全局时钟信号得到局部时钟信号；
第二电路装置，其与所述电路输入端相连以从所述全局时钟信号得到延迟定时信号；以及
第三电路装置，其根据对所述电路组件的同期定时逻辑求值来校准所述第二电路装置。
7.如权利要求6中所述的时钟电路，其中所述第一电路装置使用所述延迟定时信号调制所述局部时钟信号。
8.如权利要求6中所述的时钟电路，其中所述第二电路装置包括：
多个串联的延迟元件；
多个开关，其选择性地将所述延迟元件连接到所述第二电路装置的输出端；以及
多个寄存器，其分别控制所述开关，所述寄存器中只有一个寄存器具有使所述开关中的一个相应开关闭合的逻辑状态。
9.如权利要求6中所述的时钟电路，其中：
所述集成电路组件是静态随机存取存储器，所述静态随机存取存储器具有存储器阵列、激励所述存储器阵列的字线的字线驱动器，以及输出所述存储器阵列的存储块的位线译码器；
所述局部时钟信号激活所述字线驱动器；以及
从所述全局时钟信号得到的延迟后的时钟信号激活所述位线译码器。
10.如权利要求6中所述的时钟电路，其中响应于所述集成电路组件的电源电压的改变，所述第三电路装置校准所述第二电路装置。
11.一种局部时钟缓冲器，包括：
延迟电路，其具有：固定延迟路径，其接收全局时钟信号并产生中间延迟信号；可调延迟路径，其接收所述中间延迟信号并产生延迟后的时钟信号；以及复位线，其将所述可调延迟路径的延迟设为最小延迟量，其中响应于校准信号的激活，所述可调延迟路径的延迟逐步增加；
组合逻辑，其根据由所述延迟后的时钟信号调制后的所述全局时钟信号产生局部时钟信号；以及
校准逻辑，其判定所述延迟后的时钟信号的脉冲宽度何时小于期望脉冲宽度并作为响应而激活所述校准信号。
12.如权利要求11中所述的局部时钟缓冲器，其中所述延迟电路包括：
多个串联的延迟元件；
多个开关，其选择性地将所述延迟元件连接到所述延迟电路的输出端；以及
多个移位寄存器，其分别控制所述开关，其中当重复激活所述校准信号以逐渐增加延迟时，使所述开关闭合的逻辑状态移动通过所述移位寄存器。
13.如权利要求12中所述的局部时钟缓冲器，其中所述延迟元件是“与”门，所述“与”门中的每个“与”门都具有接收所述移位寄存器中的一个相应移位寄存器的输出的输入端。
14.如权利要求11中所述的局部时钟缓冲器，其中：
由静态随机存取存储器(SRAM)的字线驱动器使用所述局部时钟信号；
由所述SRAM的位线译码器使用从所述全局时钟信号得到的延迟后的时钟信号；以及
所述校准逻辑通过将来自所述位线译码器的读数值和先前存储的值相比较来判定所述延迟后的时钟信号的脉冲宽度小于所述期望脉冲宽度。
15.如权利要求14中所述的局部时钟缓冲器，其中所述校准信号是从所述延迟后的时钟信号得到的斩波信号与比较信号的逻辑“与非”组合。
16.一种用于静态随机存取存储器(SRAM)的自定时局部时钟缓冲器，包括：
电路输入端，其接收全局时钟信号；
第一“与非”门，其具有第一和第二输入端，所述第一“与非”门的所述第一输入端与所述电路输入端相连，并且所述第一“与非”门的所述第二输入端与自校准信号相连；
复制SRAM路径，其具有与所述第一“与非”门的输出端相连的输入端；
第二“与非”门，其具有第一和第二输入端，所述第二“与非”门的所述第一输入端与所述电路输入端相连，并且所述第二“与非”门的所述第二输入端与电源电压相连；
反相器链，其具有与所述第二“与非”门的输出端相连的输入端；
延迟剩余集电路，其具有信号输入端、延迟输入端和使能输入端，所述信号输入端与所述反相器链的输出端相连，所述延迟输入端与所述复制SRAM路径的输出端相连，以及所述使能输入端与所述自校准信号的补集相连，其中所述延迟剩余集电路从在激活所述自校准信号时由所述延迟输入端校准的信号输入产生定时输出信号；
第三“与非”门，其具有第一和第二输入端，所述第三“与非”门的所述第一输入端与所述电路输入端相连，并且所述第三“与非”门的所述第二输入端与所述电源电压相连；
第一反相器，其具有与所述第三“与非”门的输出端相连的输入端；
“或非”门，其具有第一和第二输入端，所述“或非”门的所述第一输入端与所述第一反相器的输出端相连，并且所述“或非”门的所述第二输入端与所述定时输出信号相连；以及
第二反相器，其具有与所述“或非”门的输出端相连的输入端，其中所述第二反相器的输出端提供用于所述SRAM的局部时钟信号。
17.如权利要求16中所述的自定时局部时钟缓冲器，其中所述延迟剩余集电路具有可调延迟路径，使用通过开关与所述延迟剩余集电路的输出端相连的多个串联的延迟组件选择所述可调延迟路径。
18.如权利要求17中所述的自定时局部时钟缓冲器，其中所述延迟剩余集电路还包括多个由所述延迟输入端计时的锁存器，所述锁存器中的第一锁存器具有接收所述信号输入的输入端，并且所述锁存器中的其余锁存器具有与所述延迟元件的相应输出端相连的输入端。
19.如权利要求17中所述的自定时局部时钟缓冲器，其中由多个可编程移位寄存器控制所述开关。
20.如权利要求19中所述的自定时局部时钟缓冲器，其中通过以下操作对所述移位寄存器编程：
捕获所述移位寄存器中的第一位序列；
将所述第一位序列传输至外部电路，所述外部电路分析所述第一位序列并根据预设函数针对所述延迟后的时钟信号的期望延迟选择第二位序列；以及
将所述第二位序列从所述外部电路载入所述移位寄存器。
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