JP2002076859A

JP2002076859A - タイミング調整回路

Info

Publication number: JP2002076859A
Application number: JP2000260323A
Authority: JP
Inventors: Makoto Muneyasu; 誠棟安
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-08-30
Filing date: 2000-08-30
Publication date: 2002-03-15

Abstract

(57)【要約】（修正有）【課題】経済性及びマスク改訂数を増加させることなく
高精度で容易に回路動作動作タイミングを調整する。【解決手段】タイミング調整回路はテストモード指示信
号に応答して活性化され、活性化時遅延選択指示信号に
従って遅延選択信号を発生するテスト制御回路と、主制
御信号を受け、この遅延選択信号に応答して主制御信号
の遅延時間を調整してタイミング制御信号を発生して内
部回路へ与える可変遅延回路とを備える。可変遅延回路
は主制御信号を受ける複数の縦続接続される遅延回路
と、遅延選択信号に応答して複数の遅延回路のうちの遅
延選択信号が選択する遅延回路の出力信号を選択する選
択回路を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、回路の動作タイ
ミングを決定する制御信号のタイミングおよび／または
時間幅を調整するための回路に関し、より特定的には、
この発明は、半導体記憶装置内の周辺回路等の動作タイ
ミングを微調整するための構成に関する。

【０００２】

【従来の技術】図１９は、従来の半導体回路装置の構成
を概略的に示す図である。図１９において、半導体回路
装置は、制御信号発生回路９００からの制御信号ＣＴＬ
に応答して活性化され、活性化時入力信号ＩＮに所定の
処理を施して出力信号ＯＵＴを生成する信号処理回路９
０２を含む。この信号処理回路９０２は、論理処理を行
なう論理ゲートであってもよく、増幅動作を行なう増幅
回路であってもよく、またラッチを行なうラッチ回路で
あってもよい。次に、この図１９に示す信号処理回路９
０２の動作を図２０に示す信号波形図を参照して説明す
る。

【０００３】入力信号ＩＮが確定状態となった後に、制
御信号ＣＴＬが活性状態（図２０においてはＨレベル）
となり、信号処理回路９０２が活性化される（信号処理
回路９０２の非活性状態時においては、出力信号ＯＵＴ
は無効状態であり、その論理レベルは固定されているか
またはハイインピーダンス状態である）。この制御信号
ＣＴＬの活性化に応答して信号処理回路９０２が所定の
処理を行ない、出力信号ＯＵＴを生成する。この制御信
号ＣＴＬが非活性化されると、再び信号処理回路９０２
が非活性状態となり、出力信号ＯＵＴが無効状態とな
る。

【０００４】したがって、この信号処理回路９０２が正
確に処理動作を行なうためには、制御信号ＣＴＬは入力
信号ＩＮが確定状態となった後に活性化される必要があ
る。今、図２０に示すように、時刻ＴＡにおいて制御信
号ＣＴＬが活性化された場合、入力信号ＩＮは不確定状
態であり、応じて、出力信号も、この不確定な入力信号
ＩＮに従って生成されるため、誤った出力信号ＯＵＴが
生成される。同様、また時刻ＴＢにおいて、制御信号Ｃ
ＴＬが非活性化された場合、信号処理回路９０２は、こ
の入力信号ＩＮが不確定状態となった後も活性状態にあ
るため、出力信号ＯＵＴが、不確定状態の入力信号ＩＮ
に従って生成され、誤った信号が出力される。

【０００５】また、この制御信号ＣＴＬの活性化期間Ｔ
ＰＷが短い場合、出力信号ＯＵＴを入力信号ＩＮに従っ
て十分に駆動することができず、この出力信号ＯＵＴの
論理レベルが確定する前に、制御信号ＣＴＬが非活性化
された場合、正確な出力信号を生成することができなく
なる。

【０００６】したがって、このような制御信号ＣＴＬの
入力信号ＩＮに対するタイミングマージンを考慮して、
回路設計が行なわれる。図２１は、フロアープラン作成
後の設計フローを概略的に示す図である。まず、決定さ
れた仕様に従って必要な機能ブロックおよびそれらの機
能ブロックの配置を決めるフロアープランが決定され
る。フロアープランが決定されると、各機能ブロック
を、ロジックゲートレベルの回路に変換する論理設計が
行なわれる（ステップＳ１）。このロジックゲートレベ
ルの設計が行なわれ、次いで、ロジックゲートをトラン
ジスタレベルの回路に変換する回路設計が行なわれる
（ステップＳ２）。この場合、機能ブロックの構成によ
っては、機能ブロックから、論理ゲートレベルを超えて
トランジスタレベルにまで変換される機能ブロックも存
在する。たとえば、ダイナミック・ランダム・アクセス
・メモリにおけるセンスアンプ回路は、機能ブロック段
階からトランジスタレベルに一度に変換される。

【０００７】論理設計および回路設計が行なわれると、
設計の検証のためにロジックシミュレーションおよび回
路シミュレーションが用いられる。ロジックシミュレー
ションは、論理ゲートの動作をシミュレートし、回路シ
ミュレーションは、トランジスタレベルの回路動作をシ
ミュレートする。この論理設計および回路設計が行なわ
れて、このシミュレーション結果が、必要な条件を満た
すことができないとき、再び論理設計が、このシミュレ
ーション結果に基づいて行なわれる。図２１における設
計フローにおいて矢印が双方向であるのは、この上位レ
ベルの条件を下位レベルの検証結果に基づいて変更する
場合があることを示す。

【０００８】回路設計が完了すると、レイアウトエディ
タと呼ばれるＣＡＤ（コンピュータ支援設計）ツールを
用いてレイアウトパターンを設計する（ステップＳ
３）。このレイアウトが完了すると、ＤＲＣ（デザイン
ルールチェック）およびＬＶＣ（ロジックバーサススケ
マティック）などのＣＡＤツールによりレイアウトの検
証が行なわれ、この検証により抽出された容量および抵
抗が回路設計段階にフィードバックされて、より実際の
装置に近い回路動作のシミュレーションを行なうことも
ある。

【０００９】このレイアウトが完了すると、実際の半導
体回路装置を形成するためのマスクを作成するためのマ
スクデータが作成される。このマスクデータに基づい
て、実装置を作成する際のウェハプロセスで種々の回路
パターンを形成するためのマスクが形成される。

【００１０】このマスクに従って実装置が製造され、ウ
ェハプロセスが終了すると種々のテストが行なわれる。
このテストには、ウェハレベルでのテスト（ＷＴ）およ
び製品出荷前の最終テスト（ＦＴ）がある。各テストに
おいて動作不良またはマージン不良等の不良が検出され
た場合には、不良解析、不良個所の同定、回路図の変
更、シミュレーション、レイアウト変更、レイアウト検
証およびマスクデータの変更という一連のマスク改訂シ
ーケンスが行なわれる。

【００１１】このように、不良解析に基づいてマスク改
訂をすることにより、たとえば図１９に示すような制御
信号ＣＴＬのタイミングマージン不良または信号処理回
路９０２の動作不良を防止し、正常にかつ安定に動作す
る半導体回路装置が実現される。

【００１２】

【発明が解決しようとする課題】小型化、高速動作性お
よび低消費電力等を目的とする最近の設計ルールの微細
化に伴って、制御信号および回路動作のタイミングに要
求される仕様も厳しくなってきている。したがって、こ
れらのタイミングの調整には、プロセスパラメータをも
考慮して高精度で行なう必要がある。しかしながら、ロ
ジックシミュレーションおよび回路シミュレーション
は、ソフトウェア上での仮想的な動作であり、実際の回
路動作と異なり、実動作に対する誤差は避けられない。
また、配線レイアウトの変更においても、寄生容量およ
び寄生抵抗などの要因が、マスクずれなどのプロセス依
存性を有しており、また、トランジスタの動作特性もプ
ロセスパラメータに大きく依存しており、これらのプロ
セスパラメータのばらつきを考慮してタイミングを高精
度で調整するのは極めて困難である。

【００１３】したがって、高速動作する回路に対するタ
イミング調整を高精度で行なうことができず、粗い精度
で繰返しタイミング調整を行なう必要があり、回路のタ
イミング調整に長時間を要するという問題がある。

【００１４】また、マスク改訂を行なう場合、上述のよ
うに不良の解析結果に基づいて不良個所の同定、最適配
置のための回路再設計、およびレイアウト設計、マスク
データの作成という一連の処理が必要となり、マスク改
訂に長時間を要しコストが高くなるという問題がある。
特に、粗い精度でタイミング調整を行なう場合、このよ
うなマスク改訂を繰返し行なう必要が生じ、一段とコス
トが高くなるという問題が生じる。

【００１５】それゆえ、この発明の目的は、高精度で容
易に動作タイミングの調整を行なうことのできるタイミ
ング調整回路を提供することである。

【００１６】この発明の他の目的は、コストを増加させ
ることなく高精度で動作タイミングの調整およびタイミ
ングマージンのチェックを行なうことのできる制御信号
タイミング調整回路を提供することである。

【００１７】

【課題を解決するための手段】この発明に係るタイミン
グ調整回路は、テストモード指示信号に応答して活性化
され、活性化時遅延選択指示信号に従って遅延選択信号
を発生するテスト制御回路と、主制御信号を受け、この
遅延選択信号に応答して主制御信号の遅延時間を調整し
てタイミング制御信号を発生して内部回路へ与える可変
遅延回路とを含む。内部回路は、動作タイミング信号に
応答して活性化される。

【００１８】可変遅延回路は、好ましくは、主制御信号
を受ける複数の縦続接続される遅延回路と、遅延選択信
号に応答して複数の遅延回路のうちの遅延選択信号が指
定する遅延回路の出力信号を選択する選択回路とを備え
る。

【００１９】また、これに代えて、可変遅延回路は、好
ましくは、主制御信号を伝達するための伝達経路と、複
数の容量素子と、遅延選択信号に応答して遅延選択信号
が指定する容量素子を伝達経路に結合する選択素子とを
備える。

【００２０】また、好ましくは、さらに、伝達経路に複
数の容量素子に対応して複数のインバータ回路が配置さ
れる。インバータ回路は、対応の容量素子の伝達経路に
接続するノードを間に挟むように直列に配置される。

【００２１】主制御信号が複数個設けられるとき、可変
遅延回路は、これらの複数の主制御信号にそれぞれ対応
して配置される。テスト制御回路は、複数の可変遅延回
路の１つを外部からの選択信号に従って選択し、この選
択された可変遅延回路に対し遅延選択信号を活性化す
る。

【００２２】また、テスト制御回路は、可変遅延回路の
複数の遅延時間それぞれに対応する複数の遅延活性化信
号を遅延選択信号として直列に出力する回路と、これら
複数の遅延活性化信号を順次受けて並列に可変遅延回路
へ出力するシフトレジスタを含む。

【００２３】また、可変遅延回路が複数個設けられると
き、シフトレジスタがこれらの複数の可変遅延回路それ
ぞれに対応して設けられる。

【００２４】また、好ましくは、可変遅延回路は、主制
御信号の立上がりについての遅延時間および立下がりに
ついての遅延時間をそれぞれ独立に設定するための回路
を含む。

【００２５】また好ましくは、動作タイミング信号は、
メモリセルのデータの検知、増幅およびラッチするセン
スアンプを活性化するセンスアンプ活性化信号である。

【００２６】また、これに代えて好ましくは、動作タイ
ミング信号は、行列状に配列されるメモリセルの列選択
動作を活性化する信号である。

【００２７】また、これに代えて好ましくは、動作タイ
ミング信号は、選択メモリセルから読出されたデータを
増幅して内部読出データを生成するプリアンプ活性化信
号である。

【００２８】また、遅延選択指示信号は、好ましくは、
複数のメモリセルを指定するアドレス信号を受ける入力
ノードに与えられる。

【００２９】動作タイミング信号に対する遅延を内部で
可変遅延回路を用いて調整することにより、マスク改訂
よりも高精度（可変遅延回路の精度）でかつプロセスパ
ラメータのばらつきを反映して実装置内で動作タイミン
グを設定することができる。これにより、マスク改訂を
行なうことなく動作タイミングの調整を行なって最適タ
イミングでプロセスパラメータのばらつきの影響を受け
ることなく内部回路を動作させることができる。

【００３０】また、実装置内で可変遅延回路を用いて内
部回路の動作タイミングを調整しており、正確なタイミ
ング調整を行なってマージン不良などもなくすことがで
き、信頼性の高い半導体回路装置を実現することができ
る。

【００３１】また、マスク改訂が不要となるため、コス
トを低減することができる。また、可変遅延回路の遅延
時間を変更してテストを行なうことにより、動作マージ
ンの検出なども容易に行なうことができる。

【００３２】

【発明の実施の形態】［実施の形態１］図１（Ａ）は、
この発明の実施の形態１に従うタイミング調整回路に含
まれる可変遅延回路の構成を示す図である。図１（Ａ）
において、可変遅延回路１は、複数段の遅延回路２ａ−
２ｄと、遅延回路２ａ−２ｃの出力部にそれぞれ設けら
れ、遅延選択信号Ａ，／Ａ、Ｂ，／Ｂ、およびＣ，／Ｃ
に応答してそれぞれ選択的に導通するトランスミッショ
ンゲート３ａ−３ｃと、遅延選択信号Ａ，／Ａ−Ｃ，／
Ｃにそれぞれ応答してトランスミッションゲート３ａ−
３ｃと相補的に導通し、制御信号Ｓｉｎを、遅延回路２
ｂ−２ｄの入力に伝達するトランスミッションゲート４
ａ−４ｃを含む。

【００３３】トランスミッションゲート３ａ−３ｃは、
導通時、対応の遅延回路２ａ−２ｃの出力信号を次段の
遅延回路２ｂ−２ｄにそれぞれ伝達する。制御信号Ｓｉ
ｎは、遅延回路２ａにも与えられ、遅延回路２ｄから、
タイミング調整された制御信号Ｓｏｕｔが出力される。
次に、図１（Ａ）に示す可変遅延回路１の動作を図１
（Ｂ）に示す信号波形図を参照して説明する。

【００３４】遅延回路２ａ−２ｄは、それぞれ固有の遅
延時間Ｔを有している。遅延選択信号Ａ、Ｂ、およびＣ
をすべてＨレベルに設定した場合、トランスミッション
ゲート３ａ−３ｃがすべて導通状態、トランスミッショ
ンゲート４ａ−４ｃがすべて非導通状態となる。この状
態においては、制御信号Ｓｉｎが、遅延回路２ａ−２ｄ
を介して伝達されて、タイミング調整された制御信号Ｓ
ｏｕｔが生成される。したがって、この場合、タイミン
グ調整された制御信号（以下、遅延制御信号と称す）Ｓ
ｏｕｔは、制御信号Ｓｉｎに対し、遅延時間４・Ｔを有
している。

【００３５】遅延選択信号ＡをＬレベルに設定し、遅延
選択信号ＢおよびＣをともにＨレベルに設定する。この
状態においては、トランスミッションゲート３ａ、４ｂ
および４ｃが非導通状態、トランスミッションゲート４
ａ、３ｂおよび３ｃが導通状態となる。したがって、制
御信号Ｓｉｎはトランスミッションゲート４ａを介して
遅延回路２ｂに伝達され、次いでトランスミッションゲ
ート３ｂ、遅延回路２ｃ、トランスミッションゲート３
ｃおよび遅延回路２ｄを介して伝達される。したがっ
て、遅延制御信号Ｓｏｕｔは、制御信号Ｓｉｎに対し
て、遅延時間３・Ｔを有する。

【００３６】遅延選択信号ＡおよびＢをＬレベルに設定
し、遅延選択信号ＣをＨレベルに設定した場合、トラン
スミッションゲート３ｃおよび４ｂが導通状態、トラン
スミッションゲート３ｂおよび４ｃが非導通状態とな
る。したがって、制御信号Ｓｉｎが、トランスミッショ
ンゲート４ｂにより選択された後、次段の遅延回路２ｃ
および２ｄを介して伝達される。したがって、遅延制御
信号Ｓｏｕｔは、制御信号Ｓｉｎに対して遅延時間２・
Ｔを有する。

【００３７】遅延選択信号ＣをＬレベルに設定した場
合、トランスミッションゲート４ｃが導通状態、トラン
スミッションゲート３ｃが非導通状態となる。したがっ
て、制御信号Ｓｉｎが、トランスミッションゲート４ｃ
および遅延回路２ｄを介して伝達され、遅延制御信号Ｓ
ｏｕｔは、制御信号Ｓｉｎに対して、遅延時間Ｔを有す
る。

【００３８】トランスミッションゲート４ａ−４ｃによ
り制御信号Ｓｉｎを選択し、トランスミッションゲート
４ａ−４ｃのうち導通状態とされるトランスミッション
ゲートより後段の遅延回路の経路のトランスミッション
ゲート３（３ａ−３ｃ）を導通状態とすることにより、
この遅延制御信号Ｓｏｕｔの制御時間を調整することが
できる。

【００３９】なお、遅延選択信号Ａ−Ｃにおいて、遅延
回路２ａ−２ｄの経路に、制御信号を挿入する部分より
前段のトランスミッションゲートに対する遅延選択信号
は、ＨレベルおよびＬレベルのいずれに設定されてもよ
い。したがって、たとえば遅延選択信号ＡおよびＣをＨ
レベルに設定し、遅延選択信号ＢをＬレベルに設定して
もよく、遅延選択信号ＡおよびＢをＬレベルに設定し、
遅延選択信号ＣをＨレベルに設定しても、いずれの場合
においても、遅延制御信号Ｓｏｕｔは、２段の遅延回路
２ｃおよび２ｄを介して伝達されるため、遅延制御信号
Ｓｏｕｔに対し遅延時間２・Ｔを与えることができる。

【００４０】この遅延制御信号Ｓｏｕｔの制御信号Ｓｉ
ｎに対する遅延時間を調整することにより、最適タイミ
ングで遅延制御信号Ｓｏｕｔに従って内部回路を動作さ
せることができ、また、遅延回路２ａ−２ｄの遅延時間
の精度で制御信号Ｓｏｕｔのタイミングを調整すること
ができ、タイミングの微調整を正確に行なうことができ
る。

【００４１】したがって、製造パラメータのばらつきな
どにより、トランジスタ特性などが異なり、制御信号Ｓ
のタイミング（活性／非活性化タイミング）が設計値か
らずれている場合においても、正確にタイミング調整を
行なって、内部回路に対する動作タイミングを設定する
ことができる。半導体回路装置内部でタイミング調整を
行なうことができるため、新たにタイミング調整のため
にマスク改訂を行なう必要がなく、またシミュレーショ
ンなどの仮想的な動作ではなく、実際の回路を動作させ
てタイミング調整を行なっており、正確なタイミング調
整を行なうことができる。

【００４２】なお、図１（Ａ）において可変遅延回路１
は、４段の遅延回路２ａ−２ｄを含んでいる。しかしな
がら、この可変遅延回路１の遅延回路の段数は任意であ
り、製造パラメータのばらつきに起因するタイミングの
ばらつき範囲を考慮して適当な遅延回路の段数が定めら
れればよい。また、図１（Ａ）に示す構成においては、
制御信号Ｓｉｎは、少なくとも１段の遅延回路２ｄを通
過している。しかしながら、トランスミッションゲート
をさらに設け、この制御信号Ｓｉｎをすべての遅延回路
２ａ−２ｄをバイパスさせて、遅延制御信号Ｓｏｕｔを
生成するように構成されてもよい。

【００４３】［実施の形態２］図２（Ａ）は、この発明
の実施の形態２に従う可変遅延回路の構成を概略的に示
す図である。図２（Ａ）において、可変遅延回路１は、
３段の縦続接続される可変遅延段５ａ−５ｃを含む。可
変遅延段５ａ−５ｃは、それぞれ、入力Ｄに与えられる
遅延選択信号Ａ−Ｃに従って、その遅延時間が決定され
る。これらの可変遅延段５ａ−５ｃの各々は、信号入力
ノードｉｎおよび信号出力ノードｏｕｔを有する。

【００４４】図２（Ｂ）は、図２（Ａ）に示す可変遅延
段５ａ−５ｃの構成を示す図である。これらの可変遅延
段５ａ−５ｃは、同一構成を有するため、図２（Ｂ）に
おいては、可変遅延段５（５ａ−５ｃ）を代表的に示
す。

【００４５】図２（Ｂ）において、可変遅延段５は、入
力ノードｉｎと出力ノードｏｕｔの間に直列に接続され
るインバータＩＶ１およびＩＶ２と、電源ノードにその
ソース／ドレイン領域が結合されるＰチャネルＭＯＳト
ランジスタを用いたＭＯＳキャパシタＣ１と、ソース／
ドレイン領域が接地ノードに結合されるＮチャネルＭＯ
Ｓトランジスタを用いたＭＯＳキャパシタＣ２と、入力
ノードＤに与えられる信号に応答して選択的に導通し、
それぞれ、ＭＯＳキャパシタＣ１およびＣ２を内部ノー
ドＮＤに結合するＰチャネルＭＯＳトランジスタＰＱお
よびＮチャネルＭＯＳトランジスタＮＱを含む。Ｐチャ
ネルＭＯＳトランジスタＰＱのゲートへは、入力ノード
Ｄに与えられる信号を受けるインバータＩＶ３の出力信
号が与えられるように示す。しかしながら、遅延選択信
号が相補信号Ｄ，／Ｄの形で与えられてもよい。

【００４６】この可変遅延段５において、インバータＩ
Ｖ１およびＩＶ２の遅延時間は、容量素子Ｃ１，Ｃ２の
遅延時間に較べてほぼ無視することができる程度であ
る。

【００４７】ノードＤに与えられる信号がＨレベルのと
きには、ＭＯＳトランジスタＰＱおよびＮＱがともにオ
ン状態となり、ＭＯＳキャパシタＣ１およびＣ２がノー
ドＮＤに結合される。したがって、インバータＩＶ１の
出力信号の立上がりおよび立下がりがともにこのＭＯＳ
キャパシタＣ１およびＣ２により遅延されるため、この
可変遅延段５の遅延時間が、ＭＯＳキャパシタＣ１およ
びＣ２とインバータＩＶ１の電流供給能力とにより決定
される値に設定される。一方、入力ノードＤに与えられ
る遅延選択信号がＬレベルのときには、ＭＯＳトランジ
スタＰＱおよびＮＱがともにオフ状態となり、ＭＯＳキ
ャパシタＣ１およびＣ２はノードＮＤから分離される。
したがって、この場合、インバータＩＶ１およびＩＶ２
に従って入力ノードｉｎに与えられた信号が伝達され、
この可変遅延段５の遅延時間はほぼ０となる（インバー
タＩＶ１およびＩＶ２のゲート遅延は無視できるものと
している）。

【００４８】したがって、このような可変遅延段５ａ−
５ｃにおいてＭＯＳキャパシタを選択的に内部ノードに
接続することにより、制御信号Ｓｉｎに対する遅延時間
を調整することができる。この遅延時間は、ＭＯＳキャ
パシタＣ１およびＣ２とインバータＩＶ１の電流供給能
力とで実質的に決定され、各可変遅延段の有する遅延時
間単位で遅延制御信号Ｓｏｕｔの遅延時間を実装置の動
作に合わせて調整することができ、マスク改訂などに較
べて正確なタイミング調整を行なうことができる。

【００４９】したがって、この実施の形態２において
も、実装置内で、各制御信号のタイミングを可変遅延段
の有する遅延時間の精度で調整することができ、マスク
改訂を行なう必要がなく、低コストでかつ高精度で制御
信号のタイミング調整を行なうことができる。また、こ
の場合、実装置内でタイミング調整を行なっており、製
造パラメータのばらつきによる動作タイミングずれを反
映したタイミング調整を行なうことができ、マスク改訂
よりも、より高精度でタイミング調整を行なうことがで
きる。

【００５０】なお、この可変遅延回路１において、可変
遅延段の段数は、実施の形態１の場合と同様、適当に定
められればよい。

【００５１】［実施の形態３］図３（Ａ）は、この発明
の実施の形態３に従う可変遅延回路の構成を概略的に示
す図である。図３（Ａ）において、可変遅延回路１は、
制御信号Ｓｉｎの立下がりを遅延する可変立下がり遅延
回路１０と、可変立下がり遅延回路１０の出力信号の立
上がりを遅延して遅延制御信号Ｓｏｕｔを生成する可変
立上がり遅延回路１２を含む。可変立下がり遅延回路１
０は、立下がり遅延選択信号ＦＡ−ＦＣに従って、その
遅延時間が調整される可変遅延回路１０ａと、可変遅延
回路１０ａの出力信号と制御信号Ｓｉｎを受けるＯＲ回
路１０ｂを含む。

【００５２】可変立上がり遅延回路１２は、立上がり遅
延選択信号ＲＡ−ＲＣによりその遅延時間が設定される
可変遅延回路１２ａと、可変立下がり遅延回路１０の出
力信号と可変遅延回路１２ａの出力信号とを受けて遅延
制御信号Ｓｏｕｔを生成するＡＮＤ回路１２ｂと含む。
可変遅延回路１２ａには、可変立下がり遅延回路１０の
出力信号が与えられる。

【００５３】可変立下がり遅延回路１０においては、制
御信号ＳｉｎがＨレベルに立上がると、ＯＲ回路１０ｂ
の出力信号がＨレベルに立上がり、この制御信号Ｓｉｎ
の立上がりに対しては、遅延を与えない。一方、制御信
号ＳｉｎがＬレベルに立下がると、ＯＲ回路１０ｂは、
可変遅延回路１０ａの出力信号が立下がった後に、その
出力信号をＬレベルに立下げる。したがって、この可変
立下がり遅延回路１０が制御信号Ｓｉｎの立下がりに対
して与える遅延時間、すなわち、遅延制御信号Ｓｏｕｔ
の主制御信号Ｓｉｎにする立下り遅延時間を可変遅延回
路１０ａにより設定することができる。

【００５４】可変立上がり遅延回路１２においては、こ
の可変立下がり遅延回路１０の出力信号がＨレベルに立
上がった後、可変遅延回路１２ａの出力信号がＨレベル
となると、遅延制御信号ＳｏｕｔをＨレベルに立上げ
る。一方、この可変立下がり遅延回路１０の出力信号が
Ｌレベルとなると、ＡＮＤ回路１２ｂが遅延制御信号Ｓ
ｏｕｔをＬレベルに立下げる。したがって、この遅延制
御信号Ｓｏｕｔの立上がりの遅延時間が可変遅延回路１
２ａにより設定される。

【００５５】可変立下がり遅延回路１０および可変立上
がり遅延回路１２を別々に設けることにより、図３
（Ｂ）に示すように、遅延制御信号Ｓｏｕｔの制御信号
Ｓｉｎに対する立上がりおよび立下がりの遅延時間を個
々に設定することができ、応じて、遅延制御信号Ｓｏｕ
ｔのパルス幅を調整することができる。これにより、内
部回路の動作状況に応じて、制御信号のパルス幅を調整
でき、正確な信号／データの転送を行なうことができ
る。

【００５６】この場合においても、遅延時間／パルス幅
の設定は、遅延選択信号ＦＡ−ＦＣおよびＲＡ−ＲＣに
より行なっており、実装置の動作特性に応じて最適な遅
延時間を設定することができる。これにより、製造パラ
メータのばらつきに起因する動作特性のばらつきが生じ
ても、正確に、内部回路動作タイミングを設定すること
ができる。この可変遅延回路１０ａおよび１２ａには、
先の実施の形態１および２のいずれの構成が用いられて
もよく、これらの可変遅延回路１０ａおよび１２ａの単
位遅延時間の精度で遅延制御信号Ｓｏｕｔの立下がり／
立上がり遅延時間を調整することができ、高精度で実装
置の動作特性に合わせて動作タイミングを調整すること
ができる。

【００５７】［実施の形態４］図４は、この発明の実施
の形態４に従うタイミング調整回路の構成を概略的に示
す図である。図４において、このタイミング調整回路
は、テストモードエントリ信号ＴＥの活性化時遅延設定
信号ＴＳに従って特定の所定数のアドレス信号ビット
（アドレスキー）ＡＤを取込み、遅延選択信号Ａ、Ｂ、
およびＣを生成するテストモード制御回路２０と、この
テストモード制御回路２０からの遅延選択信号Ａ、Ｂ、
およびＣに従ってその遅延時間が設定される可変遅延回
路１を含む。このタイミング調整回路は、アドレスキー
を利用しており、したがって、半導体記憶装置の内部回
路の動作タイミングを調整する。アドレス信号は、複数
のメモリセルを有するメモリアレイ内のメモリセルを指
定する信号であり、通常、複数ビットを含む。この複数
ビットのアドレス信号のうち遅延選択信号に必要な数の
アドレス信号ビットを利用する。

【００５８】図５は、図４に示すタイミング調整回路の
動作を示す信号波形図である。以下、図５を併せて参照
して、図４に示すタイミング調整回路の動作について説
明する。

【００５９】テストモードエントリ信号ＴＥが活性状態
となると、テストモード制御回路２０は、遅延調整モー
ドが指定されたことを検出する。このテストモードエン
トリ信号ＴＥの活性状態において、遅延時間設定信号Ｔ
Ｓが活性化されると、テストモード制御回路２０は、ア
ドレスキーＡＤを取込みラッチして、遅延選択信号Ａ、
Ｂ、およびＣ（Ａ１，Ｂ１，Ｃ１）を生成する。遅延選
択信号Ａ１、Ｂ１、Ｃ１が設定され、可変遅延回路１の
遅延時間が設定された状態で、内部回路を動作させる。
この内部回路の動作結果を、外部のテスタでモニタす
る。

【００６０】この内部回路動作完了後、再び遅延設定信
号ＴＳとアドレスキーを与えて、遅延時間を変更し、新
たな遅延選択信号Ａ２，Ｂ２，Ｃ２を生成して可変遅延
回路１の遅延時間を設定する。再び内部回路を動作さ
せ、内部回路の動作状態をモニタする。この動作を、可
変遅延回路１の遅延段数の数（遅延選択信号の組の数）
だけ繰返し実行する。内部回路が正常に動作する可変遅
延回路１の遅延時間のうち最小の遅延時間にこの可変遅
延回路１の遅延時間を設定する。これは、制御信号の遅
延をできるだけ最小にして内部回路の動作タイミングを
早いタイミングに設定するためである。

【００６１】なお、可変遅延回路１のデフォルト値の遅
延時間をこの可変遅延回路１の変更可能な遅延時間幅の
中央値に設定し、可変遅延回路１の遅延時間を、このデ
フォルト値よりも長くするまたは短くすることにより、
正常に動作する遅延時間のうち最小の遅延時間にこの可
変遅延回路１の遅延時間が設定されてもよい。エラーが
発生する時点における可変遅延回路１の遅延時間と、可
変遅延回路１の実際に内部回路を正常動作させるための
遅延時間との差から、制御信号のぶれに対する内部回路
の動作マージンを測定することができる。この場合、可
変遅延回路１の遅延段数は少し増加させて、可変遅延時
間範囲を広くすることにより動作マージンの測定を行な
うことができる。

【００６２】図６は、図４に示すテストモードエントリ
信号および遅延設定信号発生部の構成を概略的に示す図
である。テストモードエントリ信号ＴＥおよびタイミン
グ設定指示信号ＴＳは、コマンドデコーダ２２により発
生される。コマンドデコーダ２２は、外部からのコマン
ドＣＭＤをデコードし、デコード結果に従ってテストモ
ードエントリ信号ＴＥおよび遅延設定指示信号ＴＳを活
性化する。コマンドＣＭＤは、複数の制御信号と特定の
アドレス信号ビットとの組合せで与えられる。また、こ
のコマンドＣＭＤは、システムＬＳＩのように、ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）とロ
ジックとが同一チップ上に構成され、デコード後の信号
として、ロジックからＤＲＡＭに与えられる場合、この
コマンドデコーダ２２は特に設ける必要はなく、テスト
モードエントリ信号ＴＥおよびタイミング設定指示信号
ＴＳが、外部のテスタから直接与えられる。

【００６３】図７（Ａ）は、テストモード制御回路２０
の遅延選択信号発生部の構成を概略的に示す図である。
図７（Ａ）においては、遅延選択信号発生部は、テスト
モードエントリ信号ＴＥの活性化時能動化され、タイミ
ング設定指示信号ＴＳに応答してアドレスキーＡＤをラ
ッチして遅延選択信号Ａ、Ｂ、およびＣを発生するラッ
チ回路２０ａを含む。ラッチ回路２０ａは、テストモー
ドエントリ信号ＴＥの非活性化時、たとえば電源ノード
から切り離されるように構成されてもよい。また、単に
テストモードエントリ信号ＴＥの非活性化時、このラッ
チ回路２０ａは、出力ハイインピーダンス状態に設定さ
れてもよく、またその出力がＨレベルまたはＬレベルの
いずれかの電圧レベルに固定されてもよい。

【００６４】この図７（Ａ）に示す構成の場合、アドレ
スキーＡＤは、遅延選択信号Ａ、Ｂ、およびＣそれぞれ
に対応するビットを含む。

【００６５】図７（Ｂ）は、遅延選択信号発生部の他の
構成を概略的に示す図である。図７（Ｂ）において、遅
延選択信号発生部は、テストモードエントリ信号ＴＥの
活性化時能動化され、遅延設定指示信号ＴＳに応答して
アドレスキーＡＤをラッチするラッチ回路２０ｂと、ラ
ッチ回路２０ｂの出力信号をデコードして遅延選択信号
Ａ，Ｂ，Ｃを生成するデコード回路２０ｃを含む。デコ
ード回路２０ｃは、テストモードエントリ信号ＴＥの活
性化時活性化される。図７（Ｂ）に示す構成の場合、ア
ドレスキーＡＤのビット数を少なくして、より多くの遅
延選択信号を生成することができる。

【００６６】アドレスキーを利用することにより、テス
ト専用のパッドを設ける必要がなく、タイミング調整回
路の占有面積を低減することができる。

【００６７】［実施の形態５］図８は、この発明の実施
の形態５に従うタイミング調整回路の構成を概略的に示
す図である。図８において、タイミング調整回路は、複
数の可変遅延回路１ａ、１ｂと、テストモードエントリ
信号ＴＥと遅延設定指示信号ＴＳとアドレスキーＡＤに
従って、遅延選択信号Ａ−Ｃおよび回路選択信号Ｓｅｌ
を生成するテストモード制御回路２０と、このテストモ
ード制御回路２０からの遅延選択信号Ａ−Ｃを、回路選
択信号Ｓｅｌが指定する可変遅延回路へ伝達するデコー
ド回路３０を含む。回路選択信号Ｓｅｌも、アドレスキ
ーＡＤの特定のビットに従って生成される。このデコー
ド回路３０は回路選択信号Ｓｅｌに従って、指定された
可変遅延回路に対し遅延選択信号Ａ−Ｃを伝達する。

【００６８】このデコーダ３０は、回路選択信号Ｓｅｌ
がＬレベルのときに活性化されて、遅延選択信号Ａ−Ｃ
を、可変遅延回路１ａに伝達するデコード回路３０ａ
と、回路選択信号ＳｅｌがＨレベルのときに活性化さ
れ、遅延選択信号Ａ−Ｃを可変遅延回路１ｂへ伝達する
デコード回路３０ｂを含む。

【００６９】このデコード回路３０を利用することによ
り、複数の可変遅延回路１ａ、１ｂが設けられる場合に
おいても、遅延選択信号線を共通化するができ、配線占
有面積を低減することができる。

【００７０】なお、この図８に示す構成においてデコー
ド回路３０ａおよび３０ｂは、非選択時には、対応の可
変遅延回路１ａおよび１ｂに、Ｈレベルの遅延選択信号
を伝達する。遅延選択信号Ａ−ＣがすべてＨレベルの状
態をデフォルト値として設定する。可変遅延回路１ａお
よび１ｂの遅延時間が調整される制御信号は、互いに別
の経路から生成され互いに影響を及ぼし合わないと考え
られている。したがって、可変遅延回路１ａおよび１ｂ
個々に、遅延時間を設定して、内部回路を動作させて、
対応の内部回路が正常なタイミングで動作しているか否
かを判定する。

【００７１】［変更例］図９は、この発明の実施の形態
５の変更例の構成を示す図である。図９においては、デ
コーダ３０の部分の構成を示す。図９において、デコー
ド回路３０ａは、回路選択信号Ｓｅｌを受けるインバー
タ３１ａと、インバータ３１ａの出力信号がＨレベルの
ときに導通し遅延選択信号Ａ−Ｃを伝達するトランスフ
ァゲート３１ｂと、トランスファゲート３１ｂを介して
伝達された遅延選択信号をラッチするインバータラッチ
３１ｃと、インバータラッチ３１ｃの出力信号を反転し
て可変遅延回路１ａへ伝達するインバータ３１ｄと、シ
ステムリセット信号ＲＳＴに応答してリセットされ、イ
ンバータ３１ｄの入力ノードを接地電圧レベルに設定す
るリセット用ＭＯＳトランジスタ３１ｅを含む。

【００７２】デコード回路３０ｂは、回路選択信号Ｓｅ
ｌがＨレベルのとき導通し、遅延選択信号Ａ−Ｃを伝達
するトランスファゲート３２ａと、トランスファゲート
３２ａを介して伝達される選択信号をラッチするインバ
ータラッチ３２ｂと、インバータラッチ３２ｂのラッチ
信号を反転して可変遅延回路１ｂへ伝達するインバータ
３２ｃと、システムリセット信号ＲＳＴに応答して導通
しインバータ３２ｃの入力ノードを接地電圧レベルに初
期設定するリセット用ＭＯＳトランジスタ３２ｄを含
む。

【００７３】この図９に示す構成においては、デコード
回路３０ａおよび３０ｂは、初期化時にリセットされ、
可変遅延回路１ａおよび１ｂへ与える遅延選択信号をと
もにＨレベルに設定する。回路選択信号Ｓｅｌの論理レ
ベルに応じて、デコード回路３０ａおよび３０ｂのいず
れかが、遅延選択信号Ａ−Ｃを取込みラッチする。非選
択のデコード回路はラッチ状態にある。したがって、可
変遅延回路１ａおよび１ｂが遅延する制御信号が、相互
に関連する動作を行なう回路の動作タイミングを決定す
る場合、個々の内部回路の動作タイミングを最適化し
て、動作をさせることができる。

【００７４】なお、この可変遅延回路の数は、２に限定
されず、さらに多くてもよい。以上のように、この発明
の実施の形態５に従えば、複数の可変遅延回路が存在す
る場合、共通に遅延選択信号線を配設して、デコード回
路で、この遅延選択信号伝達線を選択して、各可変遅延
回路へ遅延選択信号を伝達するように構成しており、配
線占有面積を低減することができる。また、この選択信
号により、可変遅延回路個々に、遅延時間を設定するこ
とができる。

【００７５】［実施の形態６］図１０は、この発明の実
施の形態６に従うタイミング調整回路の構成を概略的に
示す図である。図１０において、テストモード制御回路
３５は、１ビットの遅延選択信号ＳＤをシフトクロック
ＳＣに従って取込み回路選択信号Ｓｅｌおよび遅延選択
信号Ａ−Ｃとして順次転送するテストモード制御回路３
５と、この回路選択信号Ｓｅｌに従って、シリアルに転
送される遅延選択信号Ａ−Ｃを、選択的に可変遅延回路
１ａおよび１ｂに対して転送するデコーダ３０と、可変
遅延回路１ａおよび１ｂそれぞれに対応して設けられ、
デコーダ３０からのシリアルに転送される遅延選択信号
Ａ−Ｃを、シフトクロック信号ＳＣＬＫに従って順次取
込むシフトレジスタ３７ａおよび３７ｂを含む。

【００７６】図１０においては、シフトレジスタ３７ａ
および３７ｂには、共通にシフトクロック信号ＳＣＬＫ
およびセット／リセット制御信号Ｓ／Ｒが与えられるよ
うに示す。

【００７７】デコーダ３０は、可変遅延回路１ａに対応
して設けられるデコード回路３０ｃと、可変遅延回路１
ｂに対応して設けられるデコード回路３０ｄを含む。デ
コード回路３０ｃは、回路選択信号ＳｅｌがＬレベルの
ときに活性化されて、遅延選択信号を順次反転してシフ
トレジスタ３７ａに与える。一方、デコード回路３０ｄ
は、回路選択信号ＳｅｌがＨレベルのときに活性化さ
れ、シリアルに転送される遅延選択信号Ａ−Ｃを、シフ
トレジスタ３７ｂにシリアルに転送する。

【００７８】この図１０に示す構成においても、可変遅
延回路１ａおよび１ｂは、それぞれ、別系統の回路（互
いに直接影響を及ぼさない回路）の動作を制御する制御
信号に対する遅延回路として設けられる。すなわち、シ
フトレジスタ３７ａおよび３７ｂの一方に、遅延選択信
号Ａ−Ｃが転送される場合、他方のシフトレジスタに
は、Ｈレベルに固定されたデータがシリアルに与えられ
る。これらのシフトレジスタ３７ａおよび３７ｂは、こ
れらの取込んだ遅延選択信号を並列に対応の可変遅延回
路１ａおよび１ｂに出力する。次に、この図１０に示す
タイミング調整回路の動作を図１１に示す信号波形図を
参照して説明する。

【００７９】テストモード指示信号（遅延設定指示信
号）ＴＭがＨレベルの活性状態となると、続いて、シフ
トクロック信号ＳＣに同期して、１ビット単位で信号Ｓ
Ｄがシリアルに与えられる。最初のシリアル入力ＳＤ
が、回路選択信号Ｓｅｌを決定し、最初のシリアル入力
ビットＳＤがラッチされて、回路選択信号Ｓｅｌ１がラ
ッチされる。

【００８０】続いて、このシフトクロック信号ＳＣの第
２クロックから第４クロックに従って、遅延選択信号
Ａ、ＢおよびＣがシリアル入力ビットＳＤに与えられ、
順次シフトクロック信号ＳＣＬＫに同期してデコーダ３
０へ転送される。デコーダ３０において、既に回路選択
信号Ｓｅｌの状態が確定しているため、その回路選択信
号Ｓｅｌに従って、シリアルに与えられた遅延選択信号
Ａ，ＢおよびＣを対応のシフトレジスタ３７ａまたは３
７ｂに転送する。シフトレジスタ３７ａおよび３７ｂ
は、シフトクロック信号ＳＣＬＫに同期して、転送動作
を行ない、与えられたデータビットの取込を行なう。こ
れにより、１ビットの入力を用いて回路選択信号Ｓｅｌ
および遅延選択信号Ａ−Ｃをシリアルに転送することが
できる。

【００８１】図１２は、図１０に示すテストモード制御
回路３５の構成の一例を示す図である。図１２におい
て、テストモード制御回路３５は、テストモード指示信
号ＴＭの立上がりに応答してリセットされかつシフトク
ロック信号ＳＣの立上がりに応答してセットされるセッ
ト／リセットフリップフロップ３５ａと、セット／リセ
ットフリップフロップ３５ａの出力Ｑからの信号の立上
がりに応答してシリアル入力ビットＳＤを取込みラッチ
するＤ型フリップフロップ３５ｂと、シフトクロック信
号ＳＣに従って遅延設定信号ＴＭを１クロック期間シフ
ト動作する１クロック遅延回路３５ｃと、１クロック遅
延回路３５ｃの出力信号とシフトクロック信号ＳＣとを
受けて、シフトクロック信号ＳＣＬＫを生成するＡＮＤ
回路３５ｄを含む。

【００８２】この図１２に示すテストモード制御回路３
５の構成においては、まず遅延設定信号ＴＭが立上がる
と、セット／リセットフリップフロップ３５ａがリセッ
トされる。次いで、シフトクロック信号ＳＣが立上がる
と、セット／リセットフリップフロップ３５ａがセット
され、Ｄ型フリップフロップ３５ｂがシリアル入力ビッ
トＳＤを取込み選択信号Ｓｅｌを生成する。以降シフト
クロック信号ＳＣが立上がっても、セット／リセットフ
リップフロップ３５ａはセット状態を維持し、Ｄ型フリ
ップフロップ３５ｂのラッチ状態は変化しない。シフト
クロック信号ＳＣの２クロックサイクル目からは、した
がって、遅延選択信号Ａ，Ｂ，Ｃが順次出力される。

【００８３】一方、１クロック遅延回路３５ｃにおい
て、テストモード指示信号ＴＭをシフトクロック信号Ｓ
Ｃに従って１クロックサイクル期間シフトする。したが
って、１クロック遅延回路３５ｃからは、遅延設定指示
信号ＴＭがシフトクロック信号ＳＣの１クロックサイク
ル期間遅延した信号が出力される。したがって、最初の
シフトクロック信号ＳＣが与えられても、シフトクロッ
ク信号ＳＣＬＫは発生されず、２つ目のシフトクロック
信号ＳＣからシフトクロック信号ＳＣＬＫが発生され
る。シフトレジスタ３７ａおよび３７ｂにおいては、シ
フトクロック信号ＳＣＬＫが与えられないときには、取
込動作を行なわない。したがって、回路選択信号を示す
最初のシリアル入力ビットがシフトレジスタ３７ａおよ
び３７ｂに与えられても、シフトクロック信号ＳＣＬＫ
はＬレベルであり、シフトレジスタ３７ａおよび３７ｂ
には取込まれない。これにより、容易に、１ビットのシ
リアル入力を用いて、回路選択信号Ｓｅｌおよび遅延選
択信号Ａ−Ｃを生成してシフトレジスタ３７ａおよび３
７ｂに格納することができる。

【００８４】なお、この回路選択信号Ｓｅｌを生成する
ために、特定のコマンドが与えられてもよい。すなわ
ち、回路選択信号ラッチコマンドが遅延設定指示信号Ｔ
Ｍともに与えられ、このときのシリアル入力ビットＳＤ
が回路選択信号Ｓｅｌとして取込まれてもよい。すなわ
ち、たとえば、遅延設定指示信号ＴＭの立上がりで、そ
のときのシリアル入力ビットＳＤを回路選択信号として
取込みラッチする構成が用いられてもよい。次に遅延時
間設定信号が与えられるまで、この回路選択信号はラッ
チ状態を維持する。

【００８５】この遅延設定指示信号ＴＭが非活性状態と
なると、各可変遅延回路１ａおよび１ｂの遅延時間が設
定されており、内部回路が動作する。これにより、内部
回路が正常に動作するか否かの判定が行なわれ、これら
の判定結果に従って、最適な遅延時間が決定される。

【００８６】［変更例］図１３は、この発明の実施の形
態６の変更例の構成を概略的に示す図である。図１３に
おいては、可変遅延回路１ａおよび１ｂそれぞれに対応
してシフトレジスタ３７ａおよび３７ｂが設けられる。
これらのシフトレジスタ３７ａおよび３７ｂへは共通に
テストモード制御回路３５からのシリアルな遅延選択信
号Ａ、Ｂ、およびＣが与えられる。一方、これらのシフ
トレジスタ３７ａおよび３７ｂに対しては、シフトクロ
ック信号に対するクロックデコード回路４０ａおよび４
０ｂが設けられる。クロックデコード回路４０ａは、回
路選択信号ＳｅｌがＬレベルのときにシフトクロック信
号ＳＣＬＫをシフトレジスタ３７ａに伝達する。一方、
クロックデコード回路４０ｂは、回路選択信号Ｓｅｌが
Ｈレベルのときにシフトレジスタ３７ｂにシフトクロッ
ク信号ＳＣＬＫを伝達する。

【００８７】シフトレジスタ３７ａおよび３７ｂは、シ
フトクロック信号が与えられたときにシフト動作を実行
して、遅延選択信号を取込む。したがって、この図１３
に示す構成においても、非選択のシフトレジスタはセッ
ト／リセット指示信号Ｓ／Ｒに従ってセットまたはリセ
ット状態に設定された状態にあり、選択シフトレジスタ
がシフトクロック信号に従ってシフト動作を行なって遅
延選択信号を取込みラッチして、並列に対応の可変遅延
回路へ伝達する。

【００８８】この図１３に示す構成においても、正確
に、シフトレジスタ３７ａおよび３７ｂそれぞれ個々
に、遅延選択信号を設定して可変遅延回路１ａおよび１
ｂの遅延時間を設定することができる。したがって、相
互に関連する回路の動作タイミングを設定する場合にお
いて、これらのタイミング関係を最適な関係に設定する
ことができる。

【００８９】なお、シリアルに遅延選択信号を伝達する
ことにより、遅延選択信号伝達線の配線レイアウト面積
が低減される。通常、テスト制御回路は、中央の制御回
路部に配置されており、一方、動作タイミングが決定さ
れる内部回路は、このテスト制御回路から離れた位置に
配置される。これは、たとえば後に具体例として説明す
る半導体記憶装置における周辺回路とテスト制御回路の
距離が長いのに対応する。したがって、遅延選択信号の
数が増大しても、この遅延選択信号伝達線の数は増大せ
ず、配線レイアウトが容易となり、可変遅延回路１ａお
よび１ｂの遅延段数が増加した場合にも、容易に配線占
有面積を増加させることなく遅延選択信号を伝達して各
可変遅延回路の遅延時間を設定することができる。

【００９０】なお、この実施の形態６においても、可変
遅延回路の数は２に限定されず、さらに多く可変遅延回
路が設けられてもよい。

【００９１】［実施例１］図１４は、この発明に従う実
施例の構成を概略的に示す図である。この図１４におい
ては、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）の構成を示す。図１４において、ＤＲＡＭは、
行列状に配列される複数のメモリセルＭＣを有するメモ
リアレイ１００を含む。メモリセルは、１トランジスタ
１キャパシタ型の構成を有する。このメモリアレイ１０
０において、メモリセルＭＣの各行に対応してワード線
ＷＬが配設され、メモリセルＭＣの各列に対応してビッ
ト線対ＢＬＰが配置される。ビット線対ＢＬＰは相補ビ
ット線ＢＬおよび／ＢＬを含む。メモリセルＭＣは、ビ
ット線ＢＬおよび／ＢＬの一方とワード線ＷＬの交差部
に対応して配置される。図１４においては、ビット線Ｂ
Ｌとワード線ＷＬの交差部に対応してメモリセルＭＣが
配置される。

【００９２】ＤＲＡＭは、さらに、外部からのアドレス
ビットＡ０−Ａｎを受けて内部アドレス信号を生成する
ロウ／コラムアドレスバッファ１０２と、ロウ／コラム
アドレスバッファ１０２からのロウアドレスおよびコラ
ムアドレスをそれぞれデコードするロウ／コラムデコー
ダ１０４と、ロウ／コラムデコーダ１０４のロウデコー
ダからのロウデコード信号に従ってアドレス指定された
行に対するワード線を選択状態へ駆動するワード線ドラ
イバ１０６と、活性化時ビット線対ＢＬＰ上のデータを
検知、増幅およびラッチするセンスアンプ回路１１０
と、ロウ／コラムデコーダ１０４に含まれるコラムデコ
ーダからの列選択信号ＣＳＬに従ってメモリアレイ１０
０の選択列（センスアンプ回路１１０）をローカルＩＯ
線対（内部データ線対）ＬＩ／Ｏに接続する列選択ゲー
ト１１２と、活性化時内部データ線対ＬＩ／Ｏ上のデー
タを増幅してＤＱバッファ１１６へ伝達するプリアンプ
１１４と、外部からの制御信号／ＲＡＳ、／ＣＡＳおよ
び／ＷＥに従って各回路の動作を制御する制御回路１０
８を含む。

【００９３】この図１４においては、制御回路１０８
は、ワード線ドライバ１０６を活性化するための内部ロ
ウアドレスストローブ信号ＲＡＳに従って活性化される
ワード線駆動タイミング信号ＲＸと、センスアンプ回路
１１０をセンスアンプ活性化信号ＳＯＮおよびＳＯＰ
と、プリアンプ１１４を活性化するためのプリアンプイ
ネーブル信号ＰＡＥと、ロウ／コラムデコーダ１０４に
含まれるコラムデコーダを活性化するコラムデコーダイ
ネーブル信号ＣＤＥを代表的に示す。このワード線ドラ
イバ１０６に与えられるワード線駆動タイミング信号Ｒ
Ｘに従ってアドレス指定された行に対応するワード線が
選択状態へ駆動される。次に、この図１４に示すＤＲＡ
Ｍの動作を、図１５に示す信号波形図を参照して説明す
る。

【００９４】外部からのロウアドレスストローブ信号／
ＲＡＳがＬレベルに立下がると、制御回路１０８からの
内部ロウアドレスストローブ信号がＨレベルの活性状態
となり、ＤＲＡＭにおいて行選択に関連する動作が行な
われる。具体的にメモリアレイ１００において図示しな
いビット線プリチャージ／イコライズ回路が非活性化さ
れ、ビット線対ＢＬＰの中間電圧レベルのプリチャージ
／イコライズが停止する。この状態においてビット線対
ＢＬＰは中間電圧レベルでフローティング状態となる。
次いで制御回路１０８の制御の下に、ロウ／コラムアド
レスバッファ１０２へ与えられたアドレス信号ビットＡ
０−Ａｎがロウアドレスビットとして取込まれてロウデ
コーダがデコード動作を行ない、ロウデコード信号をワ
ード線ドライバ１０６へ与える。

【００９５】ワード線ドライバ１０６は、制御回路１０
８からのワード線駆動タイミング信号ＲＸに従ってアド
レス指定された行に対応して配置されるワード線を選択
状態へ駆動する。選択ワード線ＷＬの電圧レベルが上昇
すると、メモリセルＭＣにおいてトランジスタが導通
し、ビット線対にメモリセルＭＣのデータが読出され
る。図１５においては、ビット線ＢＬにＨレベルのデー
タが読出された場合の信号波形を示す。このビット線対
ＢＬＰ（ＢＬ，／ＢＬ）の電圧差が十分に大きくなる
と、次いでセンスアンプ活性化信号ＳＯＮおよびＳＯＰ
が活性化される。図１５においてはセンスアンプ活性化
信号ＳＯＮのみを示す。このセンスアンプ活性化信号Ｓ
ＯＮおよびＳＯＰは、センスアンプ回路１１０に含まれ
るＮセンスアンプおよびＰセンスアンプをそれぞれ活性
化する。このセンスアンプ回路１１０は、ビット線対Ｂ
ＬＰそれぞれに対応して設けられており、センス動作が
完了するとラッチ状態となり、メモリセルデータをラッ
チする。したがってこの状態においてビット線ＢＬおよ
び／ＢＬは、通常、一方がアレイ電源電圧レベル、他方
が接地電圧レベルとなる。これらの一連の動作により、
ロウアドレスストローブ信号／ＲＡＳによりトリガされ
た行選択動作が完了する。

【００９６】この行選択動作が行なわれた後、次いで外
部からのコラムアドレスストローブ信号／ＣＡＳが活性
状態へ駆動される。コラムアドレスストローブ信号／Ｃ
ＡＳが活性化されると、制御回路１０８は、コラムデコ
ーダイネーブル信号ＣＤＥを活性化し、列選択動作を開
始させる。すなわちロウ／コラムアドレスバッファ１０
２は、この制御回路１０８の制御の下にアドレス信号ビ
ットＡ０−Ａｎを列アドレス信号として取込み、コラム
デコーダイネーブル信号ＣＤＥの活性化に従ってデコー
ド動作を行ない、アドレス指定された列に対する列選択
線ＣＳＬを活性状態（Ｈレベル）に駆動する。この列選
択信号ＣＳＬにより列選択ゲート１１２が導通状態とな
り、選択列に配置されたセンスアンプ回路１１０にラッ
チされたデータが内部データ線対ＬＩ／Ｏに読出され
る。次いで、この内部データ線対ＬＩ／Ｏに読出される
データが、プリアンプ活性化信号ＰＡＥにより活性化さ
れたプリアンプ１１４により増幅されてＤＱバッファ１
１６へ与えられる。

【００９７】センスアンプ回路１１０は、ビット線対Ｂ
ＬＰの電圧差が十分に生じたときに活性化する必要があ
る。図１５においてセンスアンプ活性化信号ＳＯＮが最
も速いタイミングｔ１で活性化された場合、ビット線対
ＢＬ，／ＢＬの電圧差は不十分であり、センスアンプ回
路１１０の感度以下であり、正確なセンス動作を行なう
ことができない。一方、タイミングｔ２においてセンス
アンプ活性化信号ＳＯＮを活性化した場合、センス動作
開始タイミングが遅れる。したがって、このセンスアン
プ活性化信号ＳＯＮの活性状態となるタイミングをメモ
リセルの容量値とセンスアンプ回路１１０のセンス能力
に応じて最適値タイミングに設定する。

【００９８】列選択信号ＣＳＬは、センスアンプ回路１
１０にラッチされたデータを内部データ線対ＬＩ／０に
伝達する。通常、列選択動作は、コラムインターロック
期間と呼ばれる期間が経過した後に許可される。これは
センスアンプ回路１１０によりセンス動作が完了し、セ
ンスアンプ回路がラッチ状態に入った後に、列選択動作
を行なうことを保証するためである。このコラムインタ
ーロック期間は、通常センスアンプ活性化信号ＳＯＮの
立上がりから所定期間経過後に終了するように設定され
る。

【００９９】この列選択信号ＣＳＬのパルス幅は、コラ
ムデコーダを活性化するコラムデコーダイネーブル信号
ＣＤＥにより決定される。列選択信号ＣＳＬの時間幅が
短い場合、十分な時間内部データ線対ＬＩ／Ｏにメモリ
セルデータを伝達することができず、不十分なデータの
読出が行なわれる。したがって、このコラムデコーダイ
ネーブル信号ＣＤＥの立上がりおよび立下がりのタイミ
ングをそれぞれ独立に調整して、列選択信号ＣＳＬの時
間幅を調整する。したがって、このコラムデコーダイネ
ーブル信号ＣＤＥをタイミングｔ３およびｔ４の間で立
上げ、次いでタイミングｔ５およびｔ６の間の時刻で立
下げるようにそのコラムデコーダイネーブル信号ＣＤＥ
の立上がりおよび立下がりの遅延時間を調整する。

【０１００】同様、プリアンプ１１４も、内部データ線
対ＬＩ／Ｏにメモリセルデータが読出されたタイミング
で活性化されて十分な期間増幅動作を行なう必要があ
る。このプリアンプイネーブル信号ＰＡＥは、内部デー
タ線対ＬＩ／Ｏがメモリセルデータに応じて十分な振幅
を保持している間に増幅動作を行なってその増幅動作を
完了する必要がある。したがって、このプリアンプイネ
ーブル信号ＰＡＥも立上がりおよび立下がりタイミング
を、それぞれタイミングｔ７およびｔ８の間、およびタ
イミングｔ９およびｔ１０の間で設定する。これは、実
施の形態３における立上がりおよび立下がり遅延時間を
それぞれ独立に調整する構成に対応する。次に具体的構
成について説明する。

【０１０１】図１６は、図１４に示す制御回路１０８に
含まれる行系制御回路の構成を概略的に示す図である。
図１６において、行系制御回路は、内部ロウアドレスス
トローブ信号ＲＡＳを所定時間遅延してワード線駆動タ
イミング信号ＲＸを生成する遅延回路１２０と、遅延回
路１２０からのワード線駆動タイミング信号ＲＸを遅延
してセンスアンプ活性化信号ＳＯＰ，ＳＯＮを生成する
可変遅延回路１２２と、可変遅延回路１２２からのセン
スアンプ活性化信号ＳＯＮを所定時間遅延してコラムイ
ネーブル信号ＣＬＥを生成する遅延回路１２４を含む。
これらの遅延回路１２０、１２２および１２４は、内部
ロウアドレスストローブ信号ＲＡＳの非活性化に応答し
てその出力信号を非活性状態に駆動する。

【０１０２】センスアンプ活性化信号ＳＯＰおよびＳＯ
Ｎを生成する可変遅延回路１２２に本発明の可変遅延回
路の構成を適用する。すなわち遅延選択信号Ａ，Ｂおよ
びＣによりセンスアンプ活性化タイミングを最適値に調
整する。この調整後の動作については後に説明する。し
たがって、このセンスアンプ活性化タイミングを調整可
能とすることにより、図１５において、メモリセルの容
量値およびセンスアンプのセンス駆動能力およびセンス
感度に応じて、最適なタイミングにセンス動作が行なわ
れるように遅延時間を設定することができる。なお、こ
の図１５においては、センスアンプ活性化信号ＳＯＮが
タイミングｔ１からタイミングｔ２の間で変更可能に設
定されている。これは、可変遅延回路において、デフォ
ルト値を、タイミングｔ１およびｔ２の間のタイミング
に設定し、この可変遅延回路の遅延時間をデフォルト値
に対して、長くするおよび短くするいずれも可能なよう
に設定することにより実現される。

【０１０３】図１７は、図１４に示す制御回路１０８の
列系制御回路の構成を概略的に示す図である。図１７に
おいて、列系制御回路は、内部コラムアドレスストロー
ブ信号ＣＡＳを遅延してコラムデコーダイネーブル信号
ＣＤＥを生成する可変遅延回路１３０と、コラムイネー
ブル信号ＣＬＥとアドレス変化検出信号ＡＴＤのそれぞ
れの変化に従ってワンショットのパルス信号を発生する
ワンショットパルス発生回路１３２と、ワンショットパ
ルス発生回路１３２の立上がりおよび立下がりを遅延し
てプリアンプイネーブル信号ＰＡＥを生成する可変遅延
回路１３４を含む。この可変遅延回路１３０および１３
４に、本実施の形態３における立上がりおよび立下がり
の遅延時間を個々独立に設定する構成を利用する。すな
わち立上がり遅延選択信号ＲＡ−ＲＣおよび立下がり遅
延選択信号ＦＡ−ＦＣを用いてこれらの可変遅延回路１
３０および１３４の遅延時間を調整する。これにより、
図１５に示すようにコラムデコーダイネーブル信号ＣＤ
Ｅおよびプリアンプイネーブル信号ＰＡＥの立上がりお
よび立下がりのタイミングを最適化することができる。
なお、列選択信号ＣＳＬは、コラムデコーダイネーブル
信号ＣＤＥが活性化されコラムデコーダがデコード動作
を行なっている間、選択状態に保持される。したがって
コラムデコーダイネーブル信号ＣＤＥの活性化期間によ
り、列選択信号ＣＳＬの活性状態の時間幅が決定され
る。

【０１０４】なお、図１７に示す構成においては、プリ
アンプイネーブル信号ＰＡＥは、コラムイネーブル信号
ＣＬＥとアドレス変化検出信号ＡＴＤとにより、その活
性化タイミングを決定している。しかしながら、クロッ
ク同期型のＤＲＡＭのように、コラムアクセス（データ
の書込／読出）を指示するコラムアクセスコマンドが印
加されて列選択動作が指示されたとき、この列選択動作
指示信号の遅延信号に従ってワンショットのパルス形態
でプリアンプイネーブル信号ＰＡＥが生成される場合、
そのワンショットパルスの立上がりタイミングおよび立
下がりタイミングを、それぞれ個別に調整すればよい。

【０１０５】［実施例２］図１８はこの発明の実施例２
の構成を概略的に示す図である。図１８においては、可
変遅延回路１４０に対しプログラム回路１４２が設けら
れる。遅延時間の調整を行なう場合、ラッチ回路に遅延
時間が設定される。このテストで、最適タイミングが決
定された後、たとえばヒューズプログラムにより、この
プログラム回路１４２に、遅延選択信号の状態をプログ
ラムする。これにより、マスク改訂を行なわず、デバイ
スレベルで、最適タイミングを決定して各デバイスの能
力に応じた遅延時間を設定することができる。このプロ
グラム回路１４２には、レーザなどのエネルギ線で溶断
可能なリンク素子が用いられてもよく、またアンチヒュ
ーズのように電気的にプログラムされる回路が用いられ
てもよい。

【０１０６】また、この可変遅延回路の遅延時間の調整
において、評価用のデバイスを作製し、この評価用のデ
バイスを用いて最適遅延を求めてもよい。これにより、
マージンの最も大きな遅延時間を求めてマスクを作製す
ることにより、最小数のマスク改訂で最適な遅延時間を
設定することができる。遅延時間を調整するための可変
遅延回路は、出荷製品については設けられなくてもよ
い。可変遅延回路に代えて、固定遅延回路を配置する。
製品出荷前の最終テスト（ＦＴ）においてマージンテス
トが行なわれ、この固定遅延が最悪値となり、不良が発
生した場合に、再び、マスク改訂を行なう。

【０１０７】なお、図１８に示す構成は、レーザトリミ
ング工程でプログラムするための構成であり、タイミン
グ調整試験はウェハレベルでの試験となる。しかしなが
ら、製品出荷前のパッケージ収納後の試験において可変
遅延時間を設定する場合、面積的に余裕があれば、ＲＯ
Ｍ（リード・オンリ・メモリ）に、各遅延選択信号の最
適値が書込まれるように構成されてもよい。

【０１０８】なお、実施例としては、ＤＲＡＭについて
説明している。しかしながら、内部回路の動作タイミン
グが、図１９に示すように、制御信号により決定される
構成であれば本発明は適用可能である。

【０１０９】

【発明の効果】以上のようにこの発明に従えば、内部回
路の動作タイミングを決定する制御信号のタイミング
を、実装置レベルで調整可能としており、マスク改訂回
数を低減でき、かつ高精度（遅延回路の単位遅延時間接
続）で調整することができ、高精度の遅延時間の調整を
行なうことができる。

【０１１０】すなわち、テストモード時に、選択指示信
号に従って遅延選択信号を発生し、この遅延選択信号に
従って主制御信号を遅延して内部回路へ与えることによ
り、実装置レベルで内部回路のタイミングを可変遅延回
路の単位遅延時間単位で調整することができ、高精度で
タイミングの調整を行なうことができ、またマスク改訂
数も低減できる。これにより、コストを低減することが
でき、また容易に高精度なタイミングの調整を行なうこ
とができ、また、実デバイスの能力に応じたタイミング
を設定することができる。

【０１１１】また、可変遅延回路を、複数の従属接続さ
れる遅延回路と、遅延選択信号に従ってこの遅延回路の
段数を設定する回路とにより、容易に動作タイミングを
遅延回路の遅延時間単位で調整することができる。

【０１１２】また、容量素子を遅延のために用いること
により、小占有面積で比較的大きな遅延時間を容易に実
現することができる。

【０１１３】また、この容量素子の接続ノード前後にイ
ンバータ回路を利用することにより、正確に、波形を鈍
らすことなく信号を伝達することができる。

【０１１４】また、複数の主制御信号それぞれに対応し
て可変遅延回路を設け、この可変遅延回路個々に遅延時
間を調整することにより、共通の選択遅延信号伝達線を
用いて複数の主制御信号に対する遅延時間を調整するこ
とができ、小占有面積のタイミング調整回路を実現する
ことができる。

【０１１５】また、シリアルに、遅延選択信号を伝達し
て、各遅延回路段においてシフトレジスタでこのシリア
ルな遅延選択信号を取込んで並列に出力することによ
り、配線レイアウトが簡略化され、テスト制御回路と可
変遅延回路の距離が長い場合においても、容易に遅延選
択信号伝達線を配設することができ、また配線レイアウ
ト面積も低減することができる。

【０１１６】また、複数の可変遅延回路それぞれに対応
してシフトレジスタを設けることにより、各遅延回路そ
れぞれに個々に独立に、配線レイアウト面積を増加させ
ることなく正確にタイミング調整を行なうことができ
る。

【０１１７】また、この主制御信号の立上がりおよび立
下がりについての遅延時間を調整することにより、最適
タイミングおよび最適な駆動時間を調整することがで
き、チップの能力に応じた動作タイミングおよび動作期
間を設定することができ、誤動作のない信頼性の高い装
置を実現することができる。

【０１１８】また、このタイミング信号として、センス
アンプ活性化信号のときには、メモリセルのキャパシタ
の容量値およびセンスアンプのセンス感度および駆動能
力に応じて、最適タイミングにセンス動作を設定するこ
とができ、アクセス時間を不必要に長くすることなく、
正確なタイミングでセンス動作を行なうことができる。

【０１１９】また、主制御信号として列選択動作を活性
化する信号を利用することにより、メモリセルデータを
内部データ線対に読出す時間およびタイミングを最適値
に設定することができ、正確なデータの読出をチップの
能力に応じて設定することができる。

【０１２０】また、主制御信号としてプリアンプイネー
ブル信号を利用することにより、チップの能力に応じて
正確なタイミングで内部データ読出を行なうことができ
る。

【０１２１】また、選択指示信号、メモリセルのアドレ
スを受けるアドレスノードを利用することにより、余分
のテスト専用のパッドを設ける必要がなく、タイミング
調整回路の占有面積を低減することができる。

【図面の簡単な説明】

【図１】（Ａ）は、この発明の実施の形態１に従う可
変遅延回路の構成の一例を示す図であり、（Ｂ）は、図
１（Ａ）に示す可変遅延回路の動作を示す信号波形図で
ある。

【図２】（Ａ）は、この発明の実施の形態２に従う可
変遅延回路の構成の一例を示し、（Ｂ）は、図２（Ａ）
に示す１段の可変遅延段の構成を示す図である。

【図３】（Ａ）は、この発明の実施の形態３に従う可
変遅延回路の構成を概略的に示し、（Ｂ）は、図３
（Ａ）に示す可変遅延回路の動作を示す信号波形図であ
る。

【図４】この発明の実施の形態４に従うタイミング調
整回路の構成を概略的に示す図である。

【図５】図４に示すタイミング調整回路の動作を示す
信号波形図である。

【図６】図４に示すテストエントリ信号およびタイミ
ング遅延選択信号発生部の構成を概略的に示す図であ
る。

【図７】（Ａ）および（Ｂ）は、図４に示すテストモ
ード制御回路の構成を概略的に示す図である。

【図８】この発明の実施の形態５に従うタイミング調
整回路の構成を概略的に示す図である。

【図９】図８に示すデコーダの変更例を示す図であ
る。

【図１０】この発明の実施の形態６に従うタイミング
調整回路の構成を概略的に示す図である。

【図１１】図１０に示すタイミング調整回路の動作を
示すタイミングチャート図である。

【図１２】図１０に示すテストモード制御回路の構成
の一例を示す図である。

【図１３】この発明の実施の形態６の変更例を概略的
に示す図である。

【図１４】この発明の実施例に従うＤＲＡＭの構成を
概略的に示す図である。

【図１５】図１４に示すＤＲＡＭの動作を示す信号波
形図である。

【図１６】図１４の行系制御回路の構成を概略的に示
す図である。

【図１７】図１４に示す制御回路に含まれる列系制御
回路の構成を概略的に示す図である。

【図１８】この発明の実施例２の構成を概略的に示す
図である。

【図１９】従来の半導体回路の構成の一例を示す図で
ある。

【図２０】図１９に示す回路の動作を示す信号波形図
である。

【図２１】従来の半導体回路装置の設計フローを概略
的に示す図である。

【符号の説明】

１可変遅延回路、２ａ−２ｄ遅延回路、３ａ−３
ｃ，４ａ−４ｃトランスミッションゲート、５ａ−５
ｃ可変遅延段、Ｃ１，Ｃ２容量素子（ＭＯＳキャパ
シタ）、ＩＶ１，ＩＶ２インバータ、１０可変立下
がり遅延回路、１０ａ可変遅延回路、１０ｂＯＲ回
路、１２可変立上がり遅延回路、１２ａ可変遅延回
路、１２ｂＡＮＤ回路、２０テストモード制御回
路、２２コマンドデコーダ、２０ａ，２０ｂラッチ
回路、２０ｃデコード回路、３０デコーダ、３０ａ，
３０ｂデコード回路、１ａ，１ｂ可変遅延回路、３
５テストモード制御回路、３０ｃ，３０ｄデコード回
路、３７ａ，３７ｂシフトレジスタ、１０８制御回
路、１２０，１２４遅延回路、１２２可変遅延回
路、１３０，１３４可変遅延回路。

Claims

【特許請求の範囲】

【請求項１】内部回路の動作タイミングを調整するた
めの回路であって、テストモード指示信号に応答して活性化され、活性化
時、遅延選択指示信号に応答して遅延選択信号を発生す
るためのテスト制御回路、および主制御信号を受け、前
記遅延選択信号に応答して前記主制御信号の遅延時間を
調整してタイミング制御信号を発生して前記内部回路へ
与える可変遅延回路を備え、前記内部回路は、前記タイ
ミング制御信号に応答して所定の処理を実行する、タイ
ミング調整回路。
【請求項２】前記可変遅延回路は、前記主制御信号を受ける複数の縦続接続される遅延回路
と、前記遅延選択信号に応答して、前記複数の遅延回路のう
ちの前記遅延選択信号が指定する遅延回路の出力信号を
選択する選択回路とを備える、請求項１記載のタイミン
グ調整回路。
【請求項３】前記可変遅延回路は、前記主制御信号を伝達するための伝達経路と、複数の容量素子と、前記遅延選択信号に応答して、前記遅延選択信号が指定
する容量素子を前記伝達経路に結合する選択素子とを備
える、請求項１記載のタイミング調整回路。
【請求項４】前記伝達経路に前記複数の容量素子に対
応して配置される複数のインバータ回路をさらに備え、
前記インバータ回路は、対応の容量素子の前記伝達経路
に接続するノードを間に挟むように配置される、請求項
３記載のタイミング調整回路。
【請求項５】前記主制御信号は複数個あり、前記可変
遅延回路は、前記複数個の主制御信号にそれぞれ対応し
て配置され、前記テスト制御回路は、前記複数の可変遅
延回路の１つを外部からの選択信号に従って選択し、該
選択された可変遅延回路に対する遅延選択信号を活性化
する手段を含む、請求項１記載のタイミング調整回路。
【請求項６】前記テスト制御回路は、前記可変遅延回路の複数の遅延時間それぞれに対応する
複数の遅延活性化信号を前記遅延選択信号として直列に
出力する回路と、前記複数の遅延活性化信号を順次受けて並列に前記可変
遅延回路へ出力するシフトレジスタとを含む、請求項１
記載のタイミング調整回路。
【請求項７】前記可変遅延回路は複数個設けられ、前
記シフトレジスタは、前記複数の可変遅延回路それぞれ
に対応して設けられる、請求項６記載のタイミング調整
回路。
【請求項８】前記可変遅延回路は、前記主制御信号の
立上がりについての遅延時間および前記主制御信号の立
下がりについての遅延時間をそれぞれ独立に設定するた
めの回路を含む、請求項１記載のタイミング調整回路。
【請求項９】前記動作タイミング信号は、メモリセル
のデータを検知、増幅およびラッチするセンスアンプを
活性化するためのセンスアンプ活性化信号である、請求
項１記載のタイミング調整回路。
【請求項１０】前記動作タイミング信号は、行列状に
配列されるメモリセルの列選択動作を活性化するための
信号である、請求項１記載のタイミング調整回路。
【請求項１１】前記動作タイミング信号は、選択メモ
リセルから読出されたデータを増幅して内部読出データ
を生成するプリアンプを活性化するためのプリアンプ活
性化信号である、請求項１記載のタイミング調整回路。
【請求項１２】前記遅延選択指示信号は、複数のメモ
リセルからメモリセルを指定するアドレス信号を受ける
入力ノードに与えられる、請求項１記載のタイミング調
整回路。