JP2005292947A - データ処理装置、遅延回路及び遅延素子 - Google Patents

Abstract

【課題】 プロセスばらつきや動作環境の変化に対してＳＤＲＡＭへのデータ出力タイミングのマージンを確保する。
【解決手段】 ＳＤＲＡＭインタフェースコントローラはデータ出力回路（３０）と、ＳＤＲＡＭへのメモリクロック信号（ＣＬＫ）に同期してデータ出力回路の出力タイミングを制御する出力制御回路（３１）とを有し、出力制御回路は可変遅延回路（４０）とＤＬＬ回路（４１）を備える。ＤＬＬ回路はメモリクロック信号とこれを内部可変遅延回路で遅延させた遅延クロック信号との位相差に基づいてメモリクロック信号に対して遅延クロック信号を所定位相遅延させる遅延制御データ（４２）を生成し、可変遅延回路は遅延制御データによってメモリクロック信号を遅延させてデータ出力回路の出力タイミングを規定する。ＳＤＲＡＭインタフェースコントローラはＳＤＲＡＭのリフレッシュ動作に同期して可変遅延回路への遅延制御データを更新する。
【選択図】 図２

Description

本発明は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）インタフェースコントローラを有するデータ処理装置、遅延回路及び遅延素子に関し、例えばＤＤＲ（ダブルデータレート）ＳＤＲＡＭインタフェースコントローラを有するデータプロセッサに適用して有効な技術に関する。

ＤＤＲＳＤＲＡＭはＤＬＬなどの技術を利用して外部入力クロック信号と内部出力クロック信号との位相を合わせることにより、内部のクロック配線等による位相遅れの影響を除いてアクセス時間の遅れやばらつきを抑えて、高速動作を達成する。特許文献１にはＳＤＲＡＭが記載される。特許文献２にはセルフリフレッシュ状態においてＤＬＬ回路の動作を停止させて低消費電力を図る技術が記載される。

特開平１１−３１７０７６号公報（図２３）

特開平８−１４７９６７号公報（段落００９６〜００９８）

本発明者はデータプロセッサにおけるＤＤＲＳＤＲＡＭインタフェースコントローラについて検討した。ＤＤＲＳＤＲＡＭインタフェースコントローラは書込み動作ではデータの入出力タイミングを規定するクロック信号としてのデータストローブ信号の立ち上がり及び立ち下がりエッジで書込みデータが確定するように、データストローブ信号に対してその１／４サイクル位相をずらして書込みデータを出力する。このとき、セットアップ・ホールドタイムを確保するのにＤＬＬを用いてデータ出力タイミングを規定する。ＤＬＬを用いない単なるディレイ回路を用いたのではプロセスばらつきによって充分なタイミングマージンを確保できないと考えられるからである。ＤＬＬ回路を用いる場合にもその遅延回路に対する遅延時間設定を初期設定で行なうだけの場合には温度や電圧の変化に対応できない。常時ＤＬＬを動作させる場合には遅延時間の設定を更新した際に遅延回路の出力にハザードを生じ、データストローブ信号の波形が大きく乱れる虞があり、データ出力タイミングに必要な動作マージンを確保できなくなることがある。

例えば、ＤＬＬ回路を用いて遅延時間が設定される可変遅延回路にデコーダとゲート遅延回路を用いるとき、デコーダから出力されるデコード信号により可変遅延回路における遅延経路の選択が変更されたとき、その過渡応答状態が確定するのに時間がかかって、その間にハザードを生ずる虞がある。具体的には、デコーダは複数ビットの遅延制御データをデコードして複数ビットのデコード信号を生成し、前記遅延制御データの値に応じて前記複数ビットのデコード信号の１ビットを活性化する。ゲート遅延回路は前記デコード信号の各ビットに対応する制御端子を有し、活性化信号が供給される制御端子の位置に応じて入力信号の遅延ゲート段数を相違させる。ゲート遅延回路の論理構成上、選択される段数の遅延ゲートの状態が確定するのにその上位側遅延ゲートの出力が確定することを要する場合には、遅延経路の選択変更による遅延時間の確定に上位側遅延ゲートの出力が確定するのを待つことが必要になり、その遅延によってゲート遅延回路の出力波形に大きな乱れを生ずる。

また、可変遅延回路をインバータ等の遅延素子を直列接続した回路で構成するとき、遅延時間をＭＯＳトランジスタのゲート幅などのサイズで規定する場合には遅延時間はレイアウトの最小サイズで規律され、比較的大きな遅延時間の確保が難しい。比較的大きな遅延時間を得るには、インバータのＭＯＳトランジスタに負荷トランジスタを縦積みしてインバータの電流駆動能力を小さくすることも可能であるが、負荷トランジスタを構成するＰＭＯＳトランジスタのゲート電極を回路の接地端子に接続する配線と、負荷トランジスタを構成するＮＭＯＳトランジスタのゲート電極を電源端子に接続する配線がチャンネル領域をつぶし、結局、遅延素子のレイアウト幅が大きくなるということが避けられない。

本発明の目的は、プロセスばらつき並びに温度や電圧等の動作環境の変化に対してＳＤＲＡＭへのデータ出力タイミングのマージンを確保することができるＳＤＲＡＭインタフェースコントローラを備えたデータ処理装置を提供することにある。

本発明の別の目的は、デコーダとゲート遅延回路を用いた可変遅延回路においてデコード信号により可変遅延回路における遅延経路の選択が変更されてもゲート遅延回路の出力波形に大きな乱れを生ずるのを防止することにある。

本発明の更に別の目的は、素子が占有するレイアウト幅に対して比較的大きな遅延時間を安定に確保できる遅延素子を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係るデータ処理装置は、半導体基板にＳＤＲＡＭインタフェースコントローラ（１６）を有する。前記ＳＤＲＡＭインタフェースコントローラはデータ出力回路（３０）と、ＳＤＲＡＭに与えるメモリクロック信号に同期して前記データ出力回路の出力タイミングを制御する出力制御回路（３１）とを有し、前記出力制御回路は可変遅延回路（４０）及び遅延ロックループ回路（４１）を備える。前記遅延ロックループ回路は前記メモリクロック信号（ＣＬＫ）とこれを内部可変遅延回路で遅延させた遅延クロック信号（ＣＬＫｄ）との位相差に基づいて前記メモリクロック信号に対して遅延クロック信号を所定位相だけ遅延させる遅延制御データを生成し、前記可変遅延回路は前記遅延ロックループ回路で生成される遅延制御データによって前記メモリクロック信号を遅延させて前記データ出力回路の出力タイミング信号を生成する。前記ＳＤＲＡＭインタフェースコントローラはＳＤＲＡＭのリフレッシュ動作に同期して前記可変遅延回路に与える前記遅延制御データの更新を行なう。

ＳＤＲＡＭがリフレッシュ動作を行なっているときＳＤＲＡＭインタフェースコントローラはＳＤＲＡＭに対するライトアクセスを行なわないから、その間に前記可変遅延回路に与える前記遅延制御データの更新を行なうことによって出力タイミング信号の波形に大きな乱れを生じたとしても、ＳＤＲＡＭ何ら障害を生じない。

本発明の具体的な形態では、前記ＳＤＲＡＭインタフェースコントローラはダブルデータレートのＳＤＲＡＭに対するインタフェース制御が可能であり、このとき、前記データ出力回路はライトデータの出力回路であり、前記出力タイミング信号は、前記メモリクロック信号に対して１／４サイクル遅延されたクロック信号の立ち上がり変化及び立ち下がり変化の各々に同期して前記データ出力回路に出力タイミングを指示する信号とされる。

本発明の別の具体的な形態では、前記遅延ロックループ回路は、内部可変遅延回路と遅延制御回路を有し、内部可変遅延回路は、前記メモリクロック信号を入力し、入力したメモリクロック信号を遅延制御データにしたがって遅延させた遅延クロック信号を出力し、前記遅延制御回路は前記メモリクロック信号と前記遅延クロック信号との位相差を相殺するように前記遅延制御データを生成する。前記可変遅延回路は遅延ロックループ回路から供給される遅延制御データによって、前記内部可変遅延回路の１／４の遅延時間を形成する回路とされることにより、前記メモリクロック信号に対して１／４サイクル遅延されたクロックの立ち上がり及び立ち下がりの夫々に同期して前記データ出力回路のデータ出力タイミングを形成することができる。

データ処理装置は前記シンクロナスＤＲＡＭインタフェースコントローラに内部バスで接続された中央処理装置を有するデータプロセッサ若しくはマイクロプロセッサなどとされる。

〔２〕本発明に係る可変遅延回路は、デコーダ（７０）、ゲート遅延回路（７１）及び論理和ゲート（７２）を有する。デコーダは、複数ビットの遅延制御データをデコードして複数ビットのデコード信号を生成し、前記遅延制御データの値に応じて前記複数ビットのデコード信号の１ビットを活性化する。ゲート遅延回路は、前記デコード信号の各ビットに対応する制御端子を有し、活性化信号が供給される制御端子の位置に応じて入力信号の遅延ゲート段数を相違させる。論理和ゲートは前記複数ビットのデコード信号に対し、順次下位側より隣接上位ビットとの間で２ビットのデコード信号の論理和を生成すし、前記ゲート遅延回路の最下位を除く制御端子には前記論理和ゲートの対応出力を接続する。

これによれば、デコード出力が変化されると、その変化されたデコード出力は論理和ゲートを介して隣接上位と併せて２ビット分の制御端子に供給されるから、活性化されたデコード出力の対応制御端子による遅延ゲート段数に対してそれよりも１段階だけ遅延ゲート段数の多い状態も選択され、最大の遅延ゲート段数を経て帰還されて来る信号の確定を待たなくても、前記１段階だけ多い遅延ゲート段数を経て帰還されて来る信号が逸早く確定するので、デコード出力が変化してもそれによって遅延出力波形が大きく乱れるのを防止することができる。尚、この技術的手段は、上記データ処理装置が保有する前記可変遅延回路や内部可変遅延回路に適用することが可能である。

本発明の具体的な形態では、前記ゲート遅延回路は制御端子毎に遅延段を有し、前記各遅延段は、入力端子が制御端子（Ｔｃｎ）と伝達信号入力端子（Ｔｔｉ）とに接続され出力端子が次段への伝達信号出力端子（Ｔｔｏ）に結合する第１ナンドゲート（８１）、入力端子が制御端子の反転信号と伝達信号入力端子とに接続する第２ナンドゲート（８２）、入力端子が第２ナンドゲートの出力端子と後段からの帰還信号入力端子（Ｔｆｉ）に接続し出力端子が次段への帰還信号出力端子（Ｔｆｏ）に接続する第３ナンドゲート（８３）を有し、最終段遅延段において第３ナンドゲートの入力は第１ナンドゲートの出力及び第２ナンドゲートの出力に接続し、初段遅延段における伝達信号入力端子に前記入力信号が供給され、初段遅延段における帰還信号出力端子から前記入力信号の遅延信号が出力される。

上記ゲート遅延回路によれば、制御端子が論理値“１”に活性化されている遅延段の第２ナンドゲート及び第３ナンドゲートとその前の全ての遅延段の第１ナンドゲート及び第３ナンドゲートの出力が初段遅延段における伝達信号入力端子の入力論理値に応じて順次変化され、その動作遅延に応ずる遅延時間をもって初段遅延段における帰還信号出力端子から前記入力信号の遅延信号が得られる。このとき、制御端子が論理値“１”に活性化されている遅延段より後段の遅延段の状態は変化されない。制御端子が論理値“１”で活性化されている遅延段が変化されると、その変化に応じて当該遅延段よりも後段に位置する遅延段の状態が変化され、その変化が確定するまで、初段遅延段における帰還信号出力端子の状態は不定となり、大きく変動する虞がある。このとき、前記論理和ゲートの作用により、前後２個の遅延段の制御端子が論理値“１”に活性化されると、制御端子が論理値“１”の２個の遅延段のうち後段の遅延段とその次の遅延段の帰還出力端子は同じ論理値“１”にされるので、次に制御端子が論理値“１”にされる遅延段がその前後何れの遅延段に変化されても当該遅延段の帰還入力端子の論理値は変更されないから、当該遅延段よりも後段に位置する遅延段の状態が確定するまで初段遅延段における帰還信号出力端子の状態が不定にならない。

〔３〕本発明に係るディレイ値の大きな遅延素子は、直列された複数段のインバータ（９０Ａ，９０Ｂ）を有し、各インバータは電源端子に結合された第１のＰＭＯＳトランジスタ（ＰＭＯＳトランジスタはＰチャンネル型ＭＯＳトランジスタを意味する）（９１）、第１のＰＭＯＳトランジスタに直列接続された第２のＰＭＯＳトランジスタ（９２）、回路の接地端子に結合された第１のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタはＮチャンネル型ＭＯＳトランジスタを意味する）（９３）、及び前記第１のＮＭＯＳトランジスタに直列接続された第２のＮＭＯＳトランジスタ（９４）を有し、前記第１及び第２のＰＭＯＳトランジスタと前記第１及び第２のＮＭＯＳトランジスタのゲート電極が共通接続され、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのコモンドレインが出力端子とされ、前後に配置されたインバータで第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの結合ノードが相互に接続され、前後に配置されたインバータで第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタの結合ノードが相互に接続される。

上記した手段によれば、ＭＯＳトランジスタの入力ゲート容量によって遅延時間をかせぐことができる。前後に配置されたインバータの第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの結合ノードを相互に接続し、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタの結合ノードを相互に接続することにより、直列されたＭＯＳトランジスタのオフ状態においてその間の結合ノードがフローティングになってレベルが不定になることを抑止することができる。そのようなフローティング状態はインバータの過渡応答動作の影響してインバータの反転動作遅延時間を変化させる。インバータのＭＯＳトランジスタに負荷トランジスタを縦積みしてインバータの電流駆動能力を小さくした構成と比較すると、負荷トランジスタを構成するＰＭＯＳトランジスタのゲート電極を回路の接地端子に接続する配線と、負荷トランジスタを構成するＮＭＯＳトランジスタのゲート電極を電源端子に接続する配線を設けずに済み、そのような配線がチャンネル領域をつぶして遅延素子のレイアウト幅が大きくなることを抑制することができる。尚、この技術的手段は、上記データ処理装置が保有するミニマムディレイ対策用遅延素子や内部可変、固定遅延回路の遅延素子に適用することが可能である。

本発明の具体的な形態では、前記インバータの第１及び第２のＰＭＯＳトランジスタを形成する第１導電型の半導体領域（１０４）をインバータ間で共通化し且つ第１のＰＭＯＳトランジスタと第２のＰＭＰＯＳトランジスタ毎に離間させて並列に有し、前記インバータの第１及び第２のＮＭＯＳトランジスタを形成する第２導電型の半導体領域（１０５）をインバータ間で共通化し且つ第１のＮＭＯＳトランジスタと第２のＮＭＰＯＳトランジスタ毎に並列に有し、並列された第１導電型の各半導体領域の中間部を相互に配線で結合することによって、前後に配置されたインバータがそれぞれ持つ第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの結合ノードを相互に接続し、並列された第２導電型の各半導体領域の中間部を相互に配線で結合することによって、前後に配置されたインバータが夫々持つ第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの結合ノードを相互に接続した、レイアウト構成を採用することが可能である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、プロセスばらつき並びに温度や電圧等の動作環境の変化に対してＳＤＲＡＭへのデータ出力タイミングのマージンを確保することができるＳＤＲＡＭインタフェースコントローラを備えたデータ処理装置を実現することができる。

デコーダとゲート遅延回路を用いた可変遅延回路においてデコード信号により可変遅延回路における遅延経路の選択が変更されてもゲート遅延回路の出力波形に大きな乱れを生ずるのを防止することができる。

素子が占有するレイアウト幅に対して比較的大きな遅延時間を安定に確保できる遅延素子を実現することができる。

《データプロセッサ》
図１には本発明を適用したデータプロセッサ（ＭＣＵ）が例示される。前記データプロセッサ１は、特に制限されないが、ＣＭＯＳ集積回路製造技術により単結晶シリコンのような１個の半導体基板に形成される。前記データプロセッサ１は、ＣＰＵ(Central Processing Unit)２を内蔵し、ＣＰＵ２が接続する第１バス３には、バスブリッジ回路（ＢＢＲＧ）４、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）５、３次元画像の描画処理など行う３Ｄグラフィックスモジュール３（３ＤＧＦＩＣ）６、クロックパルスジェネレータ（ＣＰＧ）７及びメモリインタフェース回路（ＭＲＹＩＦ）８が接続される。前記バスブリッジ回路４には更に第２バス１０及び外部バス１１に接続される。３Ｄグラフィックスモジュール６は３Ｄ専用バス１４を介してメモリインタフェース回路８に接続される。

メモリインタフェース回路８にはメモリバス１２を介して外部メモリとして前記ＳＤＲＡＭ１３が接続される。ＳＤＲＡＭ１３は例えばＣＰＵ２のメインメモリ、さらにはフレームバッファ等の画像メモリとして利用される。メモリインタフェース回路８はバスアービトレーションを行なうバスアービタ（ＡＲＢＴ）３１５とメモリ制御を行うＳＤＲＡＭインタフェースコントローラ（ＭＣＮＴ）１６とを有する。バスアービタ１５バス３，１０，１４を介する外部メモリアクセスの競合を調停する。ＳＤＲＡＭインタフェースコントローラ１６はＳＤＲＡＭ１３に対するアクセス要求に応答して、クロック信号の立ち上り及び立ち下がりの双方に同期してＳＤＲＡＭ４をリード又はライト動作可能とする、ＤＤＲ−ＳＤＲＡＭ仕様にしたがったアクセス制御を行なう。

前記３Ｄ専用バス１４に接続される３Ｄグラフィックスモジュール６は第１バス３を介してＣＰＵ２から３Ｄ描画コマンドなどの画像処理コマンドを受取って３Ｄ描画処理を行う。描画はＳＤＲＡＭ１３のフレームバッファ領域に対して行なわれる。

第２バス１０には２次元画像処理を行なう２Ｄグラフィックスモジュール（２ＤＧＦＩＣ）２０、表示制御回路（ＤＵ）２１、及びＡＴアタッチメントパケットインタフェース回路（ＡＴＡＰＩ）２２等が接続される。前記２グラフィックスモジュール２０は例えば太線描画機能等を備え、描画はＳＤＲＡＭ１３のフレームバッファ領域に対して行なわれる。表示制御回路２１はＳＤＲＡＭ４のフレームバッファ領域に描画された画像データを順次読み出して、ディスプレイ装置の表示タイミングに同期させて出力する制御を行う。ＡＴＡＰＩ３２３はハードディスクドライブ、ＤＶＤ又はＣＤ−ＲＯＭドライブ等のディスクドライブ装置に接続され、ディスクドライブ装置から記録情報を読取るためのインタフェース制御を行う。尚、外部バス１１にはＣＰＵ２の動作プログラムを格納するメモリなどが接続される。

前記ＳＤＲＡＭ１３は、特に制限されないが、公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成されている。ＳＤＲＡＭ１３は、マトリクス配置されたダイナミック型のメモリセルを備え、メモリセルの選択端子はワード線に結合され、メモリセルのデータ入出力端子はビット線に結合され、ビット線はセンスアンプを中心とした折り返しビット線構造による相補ビット線とされる。ワード線はロウアドレス信号にて選択され、ビット線はカラムアドレス信号にて選択される。センスアンプは、メモリセルからのデータ読出しによって夫々の相補ビット線に現れる微小電位差を検出して増幅する。相補ビット線はカラムアドレス信号のデコード信号でスイッチ制御されるカラム選択回路を介して共通データ線に導通される。共通データ線にはリードアンプとライトアンプが結合され、読み出し動作ではセンスアンプの出力がリードアンプで増幅されて、データ出力回路から外部に出力される。書き込み動作ではライトアンプがデータ入力回路から入力される書込みデータにしたがって相補ビット線を駆動してメモリセルにデータを書き込む。前記データ入力回路の入力端子と前記データ出力回路の出力端子は、特に制限されないが、１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５に結合される。

ＳＤＲＡＭ１３は、特に制限されないが、１５ビットのアドレス入力端子Ａ０〜Ａ１４を有し、アドレスマルチプレクス形態でロウアドレス信号とカラムアドレス信号が供給される。ＳＤＲＡＭ１３は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号“／”はそれが付された信号がローイネーブルの信号又はレベル反転信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥ、及びデータストローブ信号ＤＱＳなどの外部制御信号が入力される。ＳＤＲＡＭ１３の動作はそれら入力信号の状態の組み合わせによって規定されるコマンドで決定される。クロック信号ＣＫはＳＤＲＡＭの同期動作に用いるマスタクロックとしてのメモリロック信号とされる。

クロック信号ＣＬＫ、／ＣＬＫはＳＤＲＡＭ１３のマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。前記データストローブ信号ＤＱＳは書込み動作時にライトストローブ信号として外部から供給される。即ち、クロック信号ＣＬＫに同期して書き込み動作が指示されたとき、その指示が行われた前記クロック信号周期の後のクロック信号周期からのデータストローブ信号ＤＱＳに同期するデータの供給が規定されている。読み出し動作時には前記データストローブ信号ＤＱＳはリードストローブ信号として外部に出力される。

ロウアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンド（アクティブコマンド）サイクルにおけるアドレス入力端子Ａ０〜Ａ１２のレベルによって定義される。前記カラムアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のカラムアドレス・リードコマンド（リードコマンド）サイクル、カラムアドレス・ライトコマンド（ライトコマンド）サイクルにおける端子Ａ０〜Ａ１１のレベルによって定義される。前記ロウアドレスストローブ・バンクアクティブコマンドは、ロウアドレスストローブの指示などを有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ローレベル（“０”）、／ＣＡＳ，／ＷＥ＝ハイレベル（“１”）によって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号とされ、Ａ１３，Ａ１４に供給される信号がメモリバンクの選択信号として取り込まれる。カラムアドレス・リードコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ，＝ローレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。その他に、カラムアドレス・ライトコマンド、プリチャージコマンド、セルフリフレッシュエントリコマンドなどがある。ＳＤＲＡＭ４は、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの両エッジに同期したデータ入出力が可能にされ、クロック信号ＣＬＫに同期してアドレス、制御信号を入出力できるため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵する高速で動作させることが可能であり、また、選択された１本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタで順次カラム系の選択状態を切換えていって複数個のデータを連続的にリード又はライトすることも可能である。

《ＳＤＲＡＭインタフェースコントローラ》
図２にはＳＤＲＡＭインタフェースコントローラ１６における書込みデータ出力部の一例が示される。書込みデータ出力部は、データ出力回路３０と、シンクロナスＤＲＡＭ１３に与えるクロック信号ＣＬＫに同期して前記データ出力回路の出力タイミングを制御する出力制御回路３１とを有する。データ出力回路３０は出力データラッチ回路（ＤＬ）３２，３３、出力データラッチ回路３２，３３の出力を選択するセレクタ（ＳＥＬ）３４、及びセレクタ３４の出力を受ける出力バッファ（ＢＵＦ）３５を有する。バッファ３５の出力はＬＳＩのボンディングパッドのようなパッド（ＰＡＤ）を経由してデータ端子ＤＱに接続される。出力データラッチ回路３２はクロックＣＬＫのローレベル期間に入力データをラッチし、出力データラッチ回路３３はクロックＣＬＫのハイレベル期間に入力データをラッチする。セレクタ３４は選択信号３６のハイレベル期間に出力データラッチ３２の出力を選択し、選択信号３６のローレベル期間に出力データラッチ３３の出力を選択する。前記出力制御回路３１は可変遅延回路４０及び遅延ロックループ回路としてのＤＬＬ回路４１を備える。前記ＤＬＬ回路４１は前記クロック信号ＣＬＫとこれをその内部可変遅延回路で遅延させた遅延クロック信号との位相差に基づいて前記クロック信号ＣＬＫに対して遅延クロック信号を所定位相例えば１／４サイクルだけ遅延させる遅延制御データ４２を生成する。前記可変遅延回路４０は前記ＤＬＬ回路４１で生成される遅延制御データ４２によって前記クロック信号ＣＬＫを例えば１／４サイクル遅延させて前記セレクタの選択信号を生成する。

図３にはＳＤＲＡＭインタフェースコントローラ１６による書込みデータの出力タイミングが例示される。アドレス信号ＡＤＤＲ及びコマンドＣＭＤは、クロック信号ＣＬＫの立ち上がりから所定のタイミングで変化され、クロック信号ＣＬＫの次の立ち上がりで確定される。この時、書込みデータはデータストローブ信号ＤＱＳの立ち上がり及び立ち下がる出確定するように、データストローブ信号ＤＱＳよりも１／４サイクル遅延したタイミングに同期して変化される。データストローブ信号ＤＳはクロック信号ＣＬＫに基づいてそれと同相で生成されたクロック信号であり、クロック信号ＣＬＫと実質同一のクロック信号とされる。これにより、ＳＤＲＡＭはデータストローブ信号ＤＱＳの変化に同期して書込みデータを取り込むことができる。このときデータストローブ信号ＤＱＳの変化に対する書込みデータのセットアップ・ホールドタイムを確保するのに前記可変遅延回路とＤＬＬ回路を用いている。単なる単純遅延回路を用いて１／４サイクル遅延させる場合にはプロセスばらつきによって充分なタイミングマージンを確保することができないからである。

図４にはＤＬＬ回路４１の一例が示される。ＤＬＬ回路４１は、内部可変遅延回路４４と遅延制御回路４５を有する。内部可変遅延回路４４は同じ可変遅延ユニット（ＤＬＵ）４４Ｕが４段直列接続されて構成され、前記クロック信号ＣＬＫを入力し、入力したクロック信号ＣＬＫを遅延制御データ４６にしたがって遅延させた遅延クロック信号ＣＬＫｄを出力する。遅延制御回路４５は前記クロック信号ＣＬＫと前記遅延クロック信号ＣＬＫｄとの位相差を相殺するように前記遅延制御データ４６を生成する。可変遅延回路４４は前記遅延制御データ４６に基づいて遅延クロック信号ＣＬＫｄの位相をメモリクロック信号ＣＬＫの位相に近付ける。遅延制御回路４５は前記クロック信号ＣＬＫと前記遅延クロック信号ＣＬＫｄとの位相差が許容範囲内でゼロになているときは遅延制御データ４６の値をロックする。このロック状態において、１個の可変遅延ユニット４４Ｕ当りクロック信号ＣＬＫの１／４サイクルの遅延を生じさせる。

前記遅延制御回路４５は、位相比較器５０、アップダウンカウンタ５１、アンドゲート５２、ラッチ回路５３、２ビットカウンタ５４、及びラッチ回路５５、５６を有する。２ビットカウンタ５４はクロック信号ＣＬＫのサイクル数を１から４まで繰り返し計数し、４カウント毎に位相比較器５０を活性化して動作可能とし、ラッチ回路５３をラッチ動作させる。位相比較器５０はクロック信号ＣＬＫの４サイクルに一度の割合で前記クロック信号ＣＬＫと前記遅延クロック信号ＣＬＫｄとの位相差を検出し、位相遅れが有ればアップカウント信号（ｕｐ）５８を活性化し、位相進みが有ればダウンカウント信号（ｄｏｗｎ）５９を活性化し、位相差が許容範囲内でゼロのときロック信号（ｌｏｃｋ）６０を活性化する。アップダウンカウンタ５１はアップカウント信号（ｕｐ）５８が活性化されることにより＋１アップカウントを行ない、ダウンカウント信号（ｄｏｗｎ）５９が活性化されることにより−１ダウンカウントを行なう。アップダウンカウンタ５１の出力が遅延制御データ４６とされ、遅延制御データは４６はクロック信号ＣＬＫの４サイクルに１回の割合でラッチ回路５３にラッチされて、アップダウンカウンタ５１によるアップダウンカウントの対象にされる。ラッチ回路５３の遅延制御データ４６はＤＬＬ回路４５のロック状態を示すロック信号６０の活性化に応答してラッチ回路５５にラッチされる。ラッチ回路５５にラッチされた遅延制御データは、ＳＤＲＡＭ１３のリフレッシュ動作に同期してラッチ回路５６にラッチされ、可変遅延回路に与えられる遅延制御データが更新される。ＳＤＲＡＭインタフェースコントローラは１６は所定のリフレッシュインターバルを検出するためのリフレッシュカウンタ６２を備える。リフレッシュカウンタ６２は前記所定のリフレッシュインターバル毎にリフレッシュイネーブル信号６３を活性化する。ＳＤＲＡＭインタフェースコントローラ１６はリフレッシュイネーブル信号６３の活性化に応答して、ＳＤＲＡＭ１３をリフレッシュ動作させる。その間、ＳＤＲＡＭインタフェースコントローラ１６はバス３，１０，１４からのＳＤＲＡＭ１３に対するアクセス要求の受付を拒否する。前記ラッチ回路５６はリフレッシュイネーブル信号６３の活性化に応答して、ラッチ回路５５の出力をラッチして、可変遅延回路４０へ供給する遅延制御データ４２を更新する。ＳＤＲＡＭ１３のリフレッシュ動作期間中はＳＤＲＡＭ１３に対するリードアクセス及びライトアクセスが拒否されているので、可変遅延回路４０へ供給される遅延制御データ４２が更新されることによって、可変遅延回路の遅延時間切り換え動作の過渡応答期間に遅延クロック信号３６の波形に大きな乱れを生じたとしても、ＳＤＲＡＭ１３に何ら障害を生じさせない。

《可変遅延回路》
図５には前記可変遅延回路４０又は可変遅延ユニット（ＤＬＵ）４４Ｕに適用可能な可変遅延回路の詳細が例示される。可変遅延回路４０は、デコーダ７０、ゲート遅延回路７１、複数のＯＲ（オア）ゲート７２及びファインディレイ（ＦｉｎＤ）７３によって構成される。

デコーダ７０は、複数ビットの遅延制御データｓ１〜ｓ６をデコードして複数ビットのデコード信号Ｔ０〜Ｔ６３を生成し、前記遅延制御データｓ１〜ｓ６の値に応じて前記複数ビットのデコード信号Ｔ０〜Ｔ６３のうちの１ビットを活性化する。

ゲート遅延回路７１は前記デコード信号Ｔ０〜Ｔ６３の各ビットに対応する制御端子Ｔｃｎを有し、活性化信号が供給される制御端子Ｔｃｎの位置に応じて入力信号ｉｎの遅延ゲート段数を相違させる論理構成を有する。例えば前記ゲート遅延回路７１は、制御端子毎に遅延段ＤＬＧ０〜ＤＬＧ６３を有し、前記各遅延段ＤＬＧ０〜ＤＬＧ６３は、入力端子が制御端子Ｔｃｎと伝達信号入力端子Ｔｔｉとに接続され出力端子が次段への伝達信号出力端子Ｔｔｏに結合する第１ナンドゲート８１、入力端子が制御端子Ｔｃｎの反転信号と伝達信号入力端子Ｔｔｉとに接続する第２ナンドゲート８２、入力端子が第２ナンドゲートの出力端子と後段からの帰還信号入力端子Ｔｆｉに接続し出力端子が次段への帰還信号出力端子Ｔｆｏに接続する第３ナンドゲート８３を有し、最終段遅延段ＤＬＧ６３において第３ナンドゲート８３の入力は第１ナンドゲート８１の出力及び第２ナンドゲート８２の出力に接続し、初段遅延段ＤＬＧ０における伝達信号入力端子Ｔｔｉに前記入力信号ｉｎが供給され、初段遅延段ＤＬＧ０における帰還信号出力端子Ｔｆｏから前記入力信号ｉｎのゲート遅延信号が出力されるように構成される。前記ＯＲゲート７２は前記複数ビットのデコード信号Ｔ０〜Ｔ６３に対し、順次下位側より隣接上位ビットとの間で２ビットのデコード信号の論理和を生成する。前記ゲート遅延回路７１の最下位を除く制御端子Ｔｃｎ１〜Ｔｃｎ６３には前記ＯＲゲート７２の対応出力が接続される。

ファインディレイ７３は例えばＭＯＳトランジスタのオン抵抗による遅延時間を有する。複数ビットの遅延制御データｓ０〜ｓ６の最下位ビットｓ０の論理値が“１”のときその遅延時間を最終段遅延段ＤＬＧ６３の出力に付加して遅延信号ｏｕｔを得る。

上記図５の論理構成を有する可変遅延回路４０によれば、デコード出力Ｔ０〜Ｔ６３が変化されると、それによって活性化された１ビットのデコード出力はＯＲゲート７２を介して隣接上位と併せて２ビット分の制御端子Ｔｃｎに供給されるから、活性化されたデコード出力の対応制御端子ｔｃｎに応ずる遅延ゲート段数に対してそれよりも１段階だけ遅延ゲート段数の多い状態も選択され、最大の遅延ゲート段数を経て帰還されて来る信号の確定を待たなくても、前記１段階だけ多い遅延ゲート段数を経て帰還されて来る信号が逸早く確定するので、デコード出力Ｔ０〜Ｔ６３が変化してもそれによって遅延出力波形が大きく乱れるのを防止することができる。

その作用を具体的に説明する。図６には遅延段ＤＬＧ０の制御端子Ｔｃｎが“１”にされた状態で入力信号ｉｎが“１，０”に変化されたときゲート遅延回路７１の各信号ノードの論理値が例示される。図より明らかなように、入力信号ｉｎの“１，０”変化に対しナンドゲート（ＤＢ０）８２の出力が“０，１”に変化し、ナンドゲート（ＤＣ０）８３の出力が“１，０”に変化する。その他のナンドゲートの出力論理値は固定である。よって、初段の遅延段ＤＬＧ０の制御端子Ｔｃｎが“１”にされたとき、入力信号ｉｎはナンドゲートＤＢ０、ＤＣ０のゲート動作遅延時間分だけ伝達遅延される。

図７には遅延段ＤＬＧ１の制御端子Ｔｃｎが“１”にされた状態で入力信号ｉｎが“１，０”に変化されたときゲート遅延回路７１の各信号ノードの論理値が例示される。図より明らかなように、入力信号ｉｎの“１，０”変化に対しナンドゲート（ＤＡ０）８１の出力が“０，１”に変化し、ナンドゲート（ＤＢ１）８２の出力が“１，０”に変化し、ナンドゲート（ＤＣ１）８３の出力が“０，１”に変化し、ナンドゲート（ＤＣ０）８３の出力が“１，０”に変化する。その他のナンドゲートの出力論理値は固定である。よって、第２段目の遅延段ＤＬＧ１の制御端子Ｔｃｎが“１”にされたとき、入力信号ｉｎはナンドゲートＤＡ０、ＤＢ１、ＤＣ１、ＤＣ０のゲート動作遅延時間分だけ伝達遅延される。

図６と図７を比べれば明らかなように、図６において入力ｉｎの変化に対して出力論理値固定のナンドゲートＤＡ０乃至ナンドゲートＤＣ１の論理値は、図７において入力ｉｎの変化に対して出力論理値固定のナンドゲートＤＡ１乃至ナンドゲートＤＣ２の論理値と正反対になる。したがって、遅延段の選択端子Ｔｃｎの状態が図６から図７に変化するときの過渡応答状態では、ナンドゲートＤＡ１からナンドゲートＤＣ２の出力が反転するのを待たなければ、入力信号ｉｎの変化に対する出力信号ｏｕｔの変化が確定しない。図８に示されるように時刻ｔ０で切り換えたとき、不所望なゲート遅延Ｄｌｙを生じ、ＨＺＤに示されるようにナンドゲートＤＣ０の出力波形が乱れる。

これに対し図５の構成では図６に対応する選択状態は図９のように遅延段ＤＬＧ０とＤＬＧ１の制御端子Ｔｃｎが“１”にされた状態とされ、この状態で入力信号ｉｎが“１，０”に変化されたときゲート遅延回路７１の各信号ノードの論理値は図９より明らかなように、入力信号ｉｎの“１，０”変化に対してＤＡ０からＤＣ１までのナンドゲートの出力論理値は固定であるが、ＤＣ１，ＤＣ２の連続２段のナンドゲートの出力論理値は同一にされている。同じように、図７に対応する選択状態は図１０のように遅延段ＤＬＧ１とＤＬＧ２の制御端子Ｔｃｎが“１”にされた状態とされ、この状態で入力信号ｉｎが“１，０”に変化されたときゲート遅延回路７１の各信号ノードの論理値は図１０より明らかなように、入力信号ｉｎの“１，０”変化に対してＤＡ１からＤＣ２までのナンドゲートの出力論理値は固定であるが、ＤＣ３，ＤＣ２の連続２段のナンドゲートの出力論理値は同一にされている。よって、図９の状態から図１０の状態に遷移するとき、ナンドゲートＤＣ２の出力は変化しないことになるから、当該ナンドゲートＤＣ２の後段の状態が確定するまでその前段のナンドゲートの出力が安定しないことはない。したがって図９のＨＺＤにおけるような波形の乱れを防止することができる。

上記可変遅延回路によれば、制御端子Ｔｃｎが論理値“１”に活性化されている遅延段の第２ナンドゲート８２及び第３ナンドゲート８３とその前の全ての遅延段の第１ナンドゲート８１及び第３ナンドゲート８３の出力が初段遅延段における伝達信号入力端子Ｔｔｉの入力論理値に応じて順次変化され、その動作遅延に応ずる遅延時間をもって初段遅延段ＤＬＧ０における帰還信号出力端子Ｔｆｏから前記入力信号ｉｎ（ＣＬＫ）の遅延信号ｏｕｔ（３６）が得られる。このとき、制御端子Ｔｃｎが論理値“１”に活性化されている遅延段より後段の遅延段の状態は変化されない。制御端子Ｔｃｎが論理値“１”で活性化されている遅延段が変化されると、その変化に応じて当該遅延段よりも後段に位置する遅延段の状態が変化され、その変化が確定するまで、初段遅延段ＤＬＧ０における帰還信号出力端子Ｔｆｏの状態は不定となり、大きく変動する虞がある。これに対し、前記ＯＲゲート７２の作用により、前後２個の遅延段の制御端子Ｔｃｎが論理値“１”に活性化されると、制御端子Ｔｃｎが論理値“１”の２個の遅延段のうち後段の遅延段とその次の遅延段の帰還出力端子Ｔｆｏは同じ論理値“１”にされるので、次に制御端子が論理値“１”にされる遅延段がその前後何れの遅延段に変化されても当該遅延段の帰還入力端子Ｔｆｉの論理値は変更されないから、当該遅延段よりも後段に位置する遅延段の状態が確定するまで初段遅延段ＤＬＧ０における帰還信号出力端子Ｔｆｏの状態が安定しないことはない。

なお、可変遅延ユニット（ＤＬＵ）４４Ｕに図５の構成を適用した場合には複数ビットの遅延制御データｓ０〜ｓ６は遅延制御データ４６とされ、入力信号ｉｎがクロック信号ＣＬＫ、遅延信号ｏｕｔが遅延クロック信号ＣＬＫｄとされる。

《遅延素子》
前記可変遅延回路４０や可変遅延ユニット（ＤＬＵ）４４Ｕにはインバータ遅延回路を用いることができる。また、データプロセッサ内の信号配線におけるミニマムディレイ違反に対処するために要所にインバータ遅延回路を用いることができる。以下ではそのようなインバータ遅延回路を構成するインバータ遅延素子について説明する。

図１１にはインバータ遅延素子の回路図が例示される。インバータ遅延素子９０は複数段のインバータ９０Ａ〜９０Ｄを有する。インバータ９０Ａ、９０Ｂは夫々特徴的な構成を備え、電源端子Ｖｄｄに結合された第１のＰＭＯＳトランジスタ９１、第１のＰＭＯＳトランジスタ９１に直列接続された第２のＰＭＯＳトランジスタ９２、回路の接地端子Ｖｓｓに結合された第１のＮＭＯＳトランジスタ９３、及び前記第１のＮＭＯＳトランジスタ９３に直列接続された第２のＮＭＯＳトランジスタ９４を有し、前記第１及び第２のＰＭＯＳトランジスタ９１，９２と前記第１及び第２のＮＭＯＳトランジスタ９３，９４のゲート電極が共通接続され、第２のＰＭＯＳトランジスタ９２と第２のＮＭＯＳトランジスタ９４のコモンドレインが出力端子とされ、前後に配置されたインバータ９０Ａ，９０Ｂの間で第１のＰＭＯＳトランジスタ９１と第２のＰＭＯＳトランジスタ９２の結合ノードが相互に接続され、前後に配置されたインバータ９０Ａ，９０Ｂの間で第１のＮＭＯＳトランジスタ９３と第２のＮＭＯＳトランジスタ９４の結合ノードが相互に接続される。ここではインバータ９０Ｃ，９０Ｄは１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタを直列接続したＣＭＯＳインバータで構成される。

図１２には前記インバータ遅延素子９０のレイアウト構成が例示される。図１３には図１２のレイアウトパターンと図１１の回路構成との対応が示される。図１２において１００はｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）が形成されるｎ型ウェル領域（ｎウウェル）、１０１はｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）が形成されるｐ型ウェル領域（ｐウェル）、１０２はｎウェル給電用コンタクト、１０３はｐウェル給電用コンタクト、１０４はｎ型拡散領域、１０５はｐ型拡散領域である。１０６は電源電圧Ｖｄｄが供給される電源配線、１０７は回路の接地電圧Ｖｓｓが供給されるグランド配線、１０８Ａ〜１０８Ｄはポリシリコンゲート配線、１０９はＰＭＯＳトランジスタ９１のソースコンタクト、１１０はＰＮＯＳトランジスタ９１のドレインコンタクト、１１１はＰＭＯＳトランジスタ９２のソースコンタクト、１１２はＮＮＯＳトランジスタ９３のソースコンタクト、１１２はＮＮＯＳトランジスタ９３のソースコンタクト、１１３はＮＮＯＳトランジスタ９３のドレインコンタクト、１１４はＮＭＯＳトランジスタ９４のソースコンタクトである。ソースコンタクト１０９は拡散領域１０４を電源配線１０６に接続する。ソースコンタクト１１２は拡散領域１０５をグランド配線１０７に接続する。ＰＭＯＳトランジスタ９１，９２用の拡散領域１０４はインバータ９０Ａ，９０Ｂ間で共通化してＰＭＯＳトランジスタ毎に離間させて並列配置される。同様に、ＮＭＯＳトランジスタ９３，９４用の拡散領域１０５はインバータ９０Ａ，９０Ｂ間で共通化してＮＭＯＳトランジスタ毎に離間させて並列配置される。並列された拡散領域１０４はその中間部が相互に配線１１６で結合することにより、前後に配置されたインバータ９０Ａ，９０Ｂがそれぞれ持つＰＭＯＳトランジスタ９１とＰＭＯＳトランジスタ９２との結合ノードが相互に接続される。同様に、並列された拡散領域１０５はその中間部が相互に配線１１７で結合することにより、前後に配置されたインバータ９０Ａ，９０Ｂがそれぞれ持つＮＭＯＳトランジスタ９３とＮＭＯＳトランジスタ９４との結合ノードが相互に接続される。尚、図１１及び図１２において前記配線１１６，１１７を他と区別するために便宜上その周りを太線矩形で囲っている。

上記インバータ遅延素子９０によれば、ＭＯＳトランジスタ９１、９２，９３，９４の入力ゲート容量によって遅延時間をかせぐことができる。前後に配置されたインバータのＰＭＯＳトランジスタ９１とＰＭＯＳトランジスタ９２の結合ノードを相互に接続し、ＮＭＯＳトランジスタ９３とＮＭＯＳトランジスタ９４の結合ノードを相互に接続することにより、直列されたＭＯＳトランジスタ９１と９２又は９３と９４のオフ状態においてその間の結合ノードＮＤｐ，ＮＤｎがフローティングになってレベルが不定になることを抑止することができる。そのようなフローティング状態はインバータ９０Ａ，９０Ｂの過渡応答動作の影響してインバータ９０Ａ，９０Ｂの反転動作遅延時間を変化させる。

第１の比較例として図１４にはインバータ９０Ａｒｆ，９０Ｂｒｆを単なるＣＭＯＳインバータで形成したときの回路図が示され、そのレイアウトパターンは図１５のようになり、図１６には図１４の回路構成と図１５のレイアウトパターンとの対応が示される。第１の比較例の場合には遅延時間を専らＭＯＳトランジスタのゲート幅などのサイズで規定することになり、遅延時間はレイアウトの最小サイズで規律され、比較的大きな遅延時間の確保が難しい。

第２の比較例として図１７にはインバータ９０Ａｒｆ，９０ＢｒｆとしてＣＭＯＳインバータのＭＯＳトランジスタに負荷トランジスタを縦積みしてインバータの電流駆動能力を小さくしたインバータ遅延素子が示され、そのレイアウトパターンは図１８のようになり、図１９には図１７の回路構成と図１８のレイアウトパターンとの対応が示される。この場合には負荷トランジスタを構成するＰＭＯＳトランジスタのゲート電極を回路の接地端子Ｖｓｓに接続する配線と、負荷トランジスタを構成するＮＭＯＳトランジスタのゲート電極を電源端子Ｖｄｄに接続する配線がチャンネル領域をつぶし、結局、遅延素子のレイアウト幅が大きくなるということが避けられない。図１８において、そのような配線によってつぶされるチャネル領域は太線矩形で囲まれた比較的大きな領域であり、無視できる程小さくはない。

上記比較例との関係において、図１１乃至図１３に示されるインバータ遅延素子によれば、比較的大きな遅延時間を確保することができ、その場合にも多くの配線がチャンネル領域をつぶして遅延素子のレイアウト幅が大きくなることを抑制することが可能である。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、シンクロナスＤＲＳＡＭはダブルデータレートに限定されずシングルデータレートであってもよい。また、デコーダの後段にＯＲゲートを配置した可変遅延回路はＳＤＲＡＭインタフェースコントローラに適用する場合に限定されず、その他種々の半導体集積回路や電子回路に適用するこができる。またインバータ遅延素子も可変遅延回路に用いる場合に限定されず、ミニマムディレイ違反に対する遅延用の遅延素子はもとより、種々の遅延用途に広く適用することができる。このとき、インバータの直列段数は２段に限定されず、３段以上であってもよい。また、ＤＬＬ回路は図４の構成に限定されず、ループにダミー遅延素子を含むようにした回路構成など、種々の回路構成を採用することができる。データ処理システムが搭載する回路モジュールは図１に限定されず、適宜変更可能である。データ処理装置はデータプロセッサやマイクロコンピュータに限定されず、その他に、システムオンチップの大規模なシステムＬＳＩのような半導体集積回路等に広く適用することができる。

本発明を適用したデータプロセッサを例示するブロック図である。 ＳＤＲＡＭインタフェースコントローラにおける書込みデータ出力部の一例を示すブロック図である。 ＳＤＲＡＭインタフェースコントローラによる書込みデータの出力タイミングを例示するタイミングチャートである。 ＤＬＬ回路の一例を示すブロック図である。 可変遅延回路の詳細を例示する論理回路図である。 遅延段ＤＬＧ０の制御端子Ｔｃｎが“１”にされた状態で入力信号ｉｎが“１，０”に変化されたときゲート遅延回路７１の各信号ノードの論理値を例示する説明図である。 遅延段ＤＬＧ１の制御端子Ｔｃｎが“１”にされた状態で入力信号ｉｎが“１，０”に変化されたときゲート遅延回路７１の各信号ノードの論理値を例示する説明図である。 デコード信号の切り換えに伴って発生する不所望なゲート遅延とそれによる出力波形の乱れを例示したタイミングチャートである。 ＯＲゲートを介在されることによって遅延段ＤＬＧ０とＤＬＧ１の制御端子Ｔｃｎが“１”にされた状態で、入力信号ｉｎが“１，０”に変化されたときゲート遅延回路７１の各信号ノードの論理値を示す動作説明図である。 ＯＲゲートを介在されることによって遅延段ＤＬＧ１とＤＬＧ２の制御端子Ｔｃｎが“１”にされた状態で、入力信号ｉｎが“１，０”に変化されたときゲート遅延回路７１の各信号ノードの論理値を示す動作説明図である。 インバータ遅延素子を例示する回路図である。 図１１のインバータ遅延素子のレイアウト構成を例示する平面図である。 図１２のレイアウトパターンと図１１の回路構成との対応を示す説明図である。 第１の比較例としてインバータ９０Ａｒｆ，９０Ｂｒｆを単なるＣＭＯＳインバータで形成したときの回路図である。 図１４の回路のレイアウトパターンを示す平面図である。 図１４の回路構成と図１５のレイアウトパターンとの対応を示す説明図である。 第２の比較例としてＣＭＯＳインバータのＭＯＳトランジスタに負荷トランジスタを縦積みしてインバータの電流駆動能力を小さくしたインバータ遅延素子を示す回路図である。 図１７のレイアウトパターンを示す平面図である。 図１７の回路構成と図１８のレイアウトパターンとの対応を示す説明図である。

符号の説明

１ データプロセッサ
２ ＣＰＵ
１３ ＳＤＲＡＭインタフェースコントローラ
ＤＱ０〜ＤＱ１５ データ入出力端子
ＣＬＫ クロック信号
ＤＱＳ データストローブ信号
３０ データ出力回路
３１ 出力制御回路
３２、３３ 出力データラッチ回路
３４ セレクタ
３６ 選択信号
４０ 可変遅延回路
４１ ＤＬＬ回路
４２ 遅延制御データ
４４ 内部可変遅延回路
４５ 遅延制御回路
４６ 遅延制御データ
６２ リフレッシュカウンタ
６３ リフレッシュイネーブル信号
７０ デコーダ
７１ ゲート遅延回路
７２ ＯＲゲート
８１ 第１ナンドげーと
８２ 第２ナンドゲート
８３ 第３ナンドゲート
ｓ１〜ｓ６ 遅延制御データ
Ｔ０〜Ｔ６３ デコード出力
ＤＬＧ０〜ＤＬＧ６３
Ｔｃｎ 制御端子
Ｔｔｏ 伝達信号出力端子
Ｔｔｉ 伝達信号入力端子
Ｔｆｉ 帰還信号入力端子
Ｔｆｏ 帰還信号出力端子
９０ インバータ遅延素子
９０Ａ，９０Ｂ インバータ
９１ 第１のＰＭＯＳトランジスタ
９２ 第２のＰＭＯＳトランジスタ
９３ 第１のＮＭＯＳトランジスタ
９４ 第２のＮＭＯＳトランジスタ
１０４ ｎ型拡散領域
１０５ ｐ型拡散領域
１１６、１１７ 配線

Claims (10)

1. 半導体基板にシンクロナスＤＲＡＭインタフェースコントローラを有するデータ処理装置であって、
   前記シンクロナスＤＲＡＭインタフェースコントローラは、データ出力回路と、シンクロナスＤＲＡＭに与えるメモリクロック信号に同期して前記データ出力回路の出力タイミングを制御する出力制御回路とを有し、
   前記出力制御回路は可変遅延回路及び遅延ロックループ回路を備え、
   前記遅延ロックループ回路は前記メモリクロック信号とこれを内部可変遅延回路で遅延させた遅延クロック信号との位相差に基づいて前記メモリクロック信号に対して遅延クロック信号を所定位相だけ遅延させる遅延制御データを生成し、
   前記可変遅延回路は前記遅延ロックループ回路で生成される遅延制御データによって前記メモリクロック信号を遅延させて前記データ出力回路の出力タイミング信号を生成し、
   前記シンクロナスＤＲＡＭインタフェースコントローラはシンクロナスＤＲＡＭのリフレッシュ動作に同期して前記可変遅延回路に与える前記遅延制御データの更新を行なう、データ処理装置。
2. 前記シンクロナスＤＲＡＭインタフェースコントローラはダブルデータレートのシンクロナスＤＲＡＭに対するインタフェース制御が可能であり、
   前記データ出力回路はライトデータの出力回路であり、
   前記出力タイミング信号は、前記メモリクロック信号に対して１／４サイクル遅延されたクロック信号の立ち上がり変化及び立ち下がり変化の夫々に同期して前記データ出力回路に出力タイミングを指示する、請求項１記載のデータ処理装置。
3. 前記遅延ロックループ回路は、内部可変遅延回路と遅延制御回路を有し、
   内部可変遅延回路は、前記メモリクロック信号を入力し、入力したメモリクロック信号を遅延制御データにしたがって遅延させた遅延クロック信号を出力し、
   遅延制御回路は前記メモリクロック信号と前記遅延クロック信号との位相差を相殺するように前記遅延制御データを生成する、請求項１記載のデータ処理装置。
4. 前記シンクロナスＤＲＡＭインタフェースコントローラに内部バスで接続された中央処理装置を有する、請求項１記載のデータ処理装置。
5. 前記可変遅延回路と内部可変遅延回路の一方又は双方は、複数ビットの遅延制御データをデコードして複数ビットのデコード信号を生成し、前記遅延制御データの値に応じて前記複数ビットのデコード信号の１ビットを活性化するデコーダと、
   前記デコード信号の各ビットに対応する制御端子を有し、活性化信号が供給される制御端子の位置に応じて入力信号の遅延ゲート段数を相違させるゲート遅延回路と、
   前記複数ビットのデコード信号に対し、順次下位側より隣接上位ビットとの間で２ビットのデコード信号の論理和を生成する論理和ゲートと、を有し、
   前記ゲート遅延回路の最下位を除く制御端子には前記論理和ゲートの対応出力を接続する、請求項１記載のデータ処理装置。
6. 前記可変遅延回路と内部可変遅延回路の一方又は双方は遅延素子の直列回路を有し、
   前記遅延素子は直列された複数段のインバータを有し、
   各インバータは電源端子に結合された第１のＰＭＯＳトランジスタ、第１のＰＭＯＳトランジスタに直列接続された第２のＰＭＯＳトランジスタ、回路の接地端子に結合された第１のＮＭＯＳトランジスタ、及び前記第１のＮＭＯＳトランジスタに直列接続された第２のＮＭＯＳトランジスタを有し、前記第１及び第２のＰＭＯＳトランジスタと前記第１及び第２のＮＭＯＳトランジスタのゲート電極が共通接続され、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのコモンドレインが出力端子とされ、前後に配置されたインバータ間で第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの結合ノードが相互に接続され、前後に配置されたインバータ間で第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタの結合ノードが相互に接続される、請求項５記載のデータ処理装置。
7. 複数ビットの遅延制御データをデコードして複数ビットのデコード信号を生成し、前記遅延制御データの値に応じて前記複数ビットのデコード信号の１ビットを活性化するデコーダと、
   前記デコード信号の各ビットに対応する制御端子を有し、活性化信号が供給される制御端子の位置に応じて入力信号の遅延ゲート段数を相違させるゲート遅延回路と、
   前記複数ビットのデコード信号に対し、順次下位側より隣接上位ビットとの間で２ビットのデコード信号の論理和を生成する論理和ゲートと、を有し、
   前記ゲート遅延回路の最下位を除く制御端子には前記論理和ゲートの対応出力を接続する、可変遅延回路。
8. 前記ゲート遅延回路は、制御端子毎に遅延段を有し、
   前記各遅延段は、入力端子が制御端子と伝達信号入力端子とに接続され出力端子が次段への伝達信号出力端子に結合する第１ナンドゲート、入力端子が制御端子の反転信号と伝達信号入力端子とに接続する第２ナンドゲート、入力端子が第２ナンドゲートの出力端子と後段からの帰還信号入力端子に接続し出力端子が次段への帰還信号出力端子に接続する第３ナンドゲートを有し、最終段遅延段において第３ナンドゲートの入力は第１ナンドゲートの出力及び第２ナンドゲートの出力に接続し、初段遅延段における伝達信号入力端子に前記入力信号が供給され、初段遅延段における帰還信号出力端子から前記入力信号の遅延信号が出力される、請求項７記載の可変遅延回路。
9. 直列された複数段のインバータを有し、各インバータは電源端子に結合された第１のＰＭＯＳトランジスタ、第１のＰＭＯＳトランジスタに直列接続された第２のＰＭＯＳトランジスタ、回路の接地端子に結合された第１のＮＭＯＳトランジスタ、及び前記第１のＮＭＯＳトランジスタに直列接続された第２のＮＭＯＳトランジスタを有し、前記第１及び第２のＰＭＯＳトランジスタと前記第１及び第２のＮＭＯＳトランジスタのゲート電極が共通接続され、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのコモンドレインが出力端子とされ、前後に配置されたインバータ間で第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの結合ノードが相互に接続され、前後に配置されたインバータ間で第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタの結合ノードが相互に接続される、遅延素子。
10. 前記インバータの第１及び第２のＰＭＯＳトランジスタを形成する第１導電型の半導体領域をインバータ間で共通化し且つ第１のＰＭＯＳトランジスタと第２のＰＭＰＯＳトランジスタ毎に離間させて並列に有し、前記インバータの第１及び第２のＮＭＯＳトランジスタを形成する第２導電型の半導体領域をインバータ間で共通化し且つ第１のＮＭＯＳトランジスタと第２のＮＭＰＯＳトランジスタ毎に並列に有し、
    並列された第１導電型の各半導体領域の中間部を相互に配線で結合することによって前後に配置されたインバータがそれぞれ持つ第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの結合ノードを相互に接続し、
    並列された第２導電型の各半導体領域の中間部を相互に配線で結合することによって前後に配置されたインバータが夫々持つ第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの結合ノードを相互に接続した、請求項９記載の遅延素子。
    

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