JP2011040423A - 半導体装置 - Google Patents

Abstract

【課題】レプリカセルの配置がチップ面積の増大に与える影響を小さくしたデュアルポートメモリ回路を備えた半導体装置を提供する。
【解決手段】デュアルポートメモリ回路（１）のメモリセルアレイ（２）は、デュアルポートの一方からのリード動作の指示に応答するために用いる第１レプリカセルアレイ（ＲＢＬＫＡ）とデュアルポートの他方からのリード動作の指示に応答するために用いる第２レプリカセルアレイ（ＲＢＬＫＢ）とを有し、夫々のレプリカセルアレイは、メモリセルのデータ入出力端子が接続される相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線が相互に短絡されて成るレプリカビット線（ＲＢＬＡ，ＲＢＬＢ）と、当該レプリカビット線に接続され前記メモリセルと等価のトランジスタ配置を有するレプリカセル（ＲＣ）とを有する。
【選択図】図１

Description

本発明は、デュアルポートメモリ回路を有する半導体装置、特にそのデュアルポートメモリ回路におけるレプリカ回路の構成に関し、例えばシステムオンチップ（ＳＯＣ）のマイクロコンピュータに適用して有効な技術に関する。

メモリ回路において、メモリセルと同じトランジスタ配置を持つレプリカセルを備えたレプリカ回路を用いてその内部タイミングを生成することが行われており、例えば、メモリセルの特性に合わせて相補ビット線からの読み出し信号に対するセンス増幅タイミングを生成することができる。予め固定的に設定する動作マージンを比較的大きくしなくてもプロセスばらつき等に対処できるようになる。特許文献1にはシングルポートのＳＲＡＭにおいてレプリカメモリセルを用いた例が示され、アクセスアドレスに従って選択される正規のメモリセルが配置されたアレイに対してレプリカメモリセルのブロックが追加されている。

特開２００７−１２８６０３号公報

本発明者は、レプリカメモリセルを用いて内部タイミング信号を生成する技術を非同期で並列にリードアクセス可能なデュアルポートメモリに適用する場合について検討した。これによれば、非同期で並列にリードアクセス可能なデュアルポートの夫々に対応させてレプリカメモリセルのブロックを追加することが必要になり、例えばシングルポートにおけるレプリカメモリセルのブロックをそのまま夫々のアクセスポートに対応させて採用する場合には、メモリセルアレイに占めるレプリカメモリセルのブロックの面積が２倍になり、メモリセルアレイにおける複数の相補ビット線の配列方向の寸法が増し、メモリチップが大きくなるだけでなく、更に細長くなって、配線基板への実装やチップへの搭載にも支障を生ずる虞のあることが見出された。

本発明の目的は、レプリカセルの配置がチップ面積の増大に与える影響を小さくしたデュアルポートメモリ回路を備えた半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、デュアルポートメモリ回路のメモリセルアレイは、デュアルポートの一方からのリード動作の指示に応答するために用いる第１レプリカセルアレイとデュアルポートの他方からのリード動作の指示に応答するために用いる第２レプリカセルアレイとを有し、夫々のレプリカセルアレイは、メモリセルのデータ入出力端子が接続される相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線を相互に短絡して成るレプリカビット線と、当該レプリカビット線に接続され前記メモリセルと等価のトランジスタ配置を有するレプリカセルとを有する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、デュアルポートメモリ回路におけるレプリカセルの配置がチップ面積の増大に与える影響を小さくすることができる。

図１は本発明に係る半導体装置が備えるデュアルポートメモリ回路の一例としてＤＰＳＲＡＭの構成を例示するブロック図である。 図２はＣＭＯＳスタティックラッチ型のメモリセルＭＣを例示する回路図である。 図３はメモリセルＭＣのレイアウトと等価なトランジスタ配置によって図２の回路接続を表す回路図である。 図４はメモリセルＭＣのトランジスタ配置と等価なトランジスタ配置を有するレプリカセルＲＣの一例を示す回路図である。 図５は第１アクセスポート側のレプリカブロックＲＢＬＫＡを例示する回路図である。 図６は第２アクセスポート側のレプリカブロックＲＢＬＫＢを例示する回路図である。 図７は第１アクセスポートからの読み出し動作におけるセンスアンプ起動信号の生成タイミングを例示するタイミングチャートである。 図８はＤＰＳＲＡＭのブロックレイアウトを示す説明図である。 図９は相補ビット線の内の非反転ビット線又は反転ビット線の何れか一方の配線構造だけでレプリカビット線を形成する場合を比較例として示すブロックレイアウトの説明図である。 図１０はメモリセルアレイのワード線方向の上下に第１アクセスポートと第２アクセスポートに分けて外部入出力回路及びメモリ制御回路を配置する一方でメモリ制御回路及びワードドライバをメモリセルアレイの両側に配置したブロックレイアウトを比較例として示すブロックレイアウトの説明図である。 図１１はメモリセルアレイを左右に分割した比較例に係るブロックレイアウトの説明図である。 図１２はメモリセルアレイのワード線方向の上下にメモリ制御回路や外部入出力回路を分割しない比較例を示すブロックレイアウトの説明図である。 図１３は本発明に係る半導体装置の一例であるマイクロコンピュータを示すブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体装置はデュアルポートメモリ回路（１）を有する。前記デュアルポートメモリ回路はメモリセルアレイ（２）、一方のアクセスポートを構成する第１周辺回路（３，５，７）、及び他方のアクセスポートを構成する第２周辺回路（４，６，８）を有する。前記メモリセルアレイは、前記第１周辺回路に夫々接続された第１相補ビット線（ＢＬＡ１，／ＢＬＡ１〜ＢＬＡｊ，／ＢＬＡｊ）及び第1ワード線（ＷＬＡ１〜ＷＬＡｎ）と、前記第２周辺回路に夫々接続された第２相補ビット線（ＢＬＢ１，／ＢＬＢ１〜ＢＬＢｊ，／ＢＬＢｊ）及び第２ワード線（ＷＬＢ１〜ＷＬＢｎ）と、前記第１相補ビット線、前記第1ワード線、前記第２相補ビット線及び前記第２ワード線に接続された複数のメモリセル（ＭＣ）と、前記第１周辺回路に夫々接続された第１レプリカビット線(ＲＢＬＡ)及び第１レプリカワード線(ＲＷＬＡ)と、前記第２周辺回路に夫々接続された第２レプリカビット線(ＲＢＬＢ)及び第２レプリカワード線(ＲＷＬＢ)と、前記メモリセルのトランジスタ配置と等価なトランジスタ配置を有し前記第１レプリカビット線及び前記第１レプリカワード線に接続された複数のレプリカセル(ＲＣ)と、前記メモリセルのトランジスタ配置と等価なトランジスタ配置を有し前記第２レプリカビット線及び前記第２レプリカワード線に接続された複数のレプリカセル(ＲＣ)とを有する。前記第１レプリカビット線は前記第１相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線を相互に短絡した配線構造を有する。前記第２レプリカビット線は前記第２相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線を相互に短絡した配線構造を有する。

上記より、夫々のレプリカビット線は相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さを有し相互に短絡された並列配線構造であるから、レプリカビット線は１本の相補ビット線の配線容量と寄生容量にほぼ等しい容量成分と抵抗成分を持ち、プロセスばらつきによるメモリセルや配線の特性に従った特性をレプリカビット線に得ることができる。さらに、一対の相補ビット線による占有面積に匹敵する領域に第1レプリカビット線及び第２レプリカビット線の双方を配置することができる。したがって、デュアルポートメモリ回路におけるレプリカセルの配置がチップ面積の増大に与える影響を小さくすることができる。

〔２〕項１の半導体装置において、前記第１レプリカワード線及び前記第１レプリカビット線と、前記第２レプリカワード線及び前記第２レプリカビット線とは、例えばメモリセルアレイのワード線延在方向の一端部に揃えて配置されている。レプリカビット線及びレプリカワード線などを制御する回路をメモリセルアレイのワード線延在方向の片側に集約して配置することができる。

〔３〕項２の半導体装置において、例えば、前記第１レプリカワード線は前記第１レプリカビット線に並列に配置され、前記第２レプリカワード線は前記第２レプリカビット線に並列に配置さている。第１レプリカビット線と第２レプリカビット線の領域における空き領域をレプリカワード線の配置領域として有効に利用することができる。

〔４〕項３の半導体装置において前記メモリセルは例えばスタティック型のメモリセルである。

〔５〕項４の半導体装置において、前記メモリセルは、例えば、ＣＭＯＳスタティックラッチと、前記ＣＭＯＳスタティックラッチの一対の記憶ノード（Ｎｔ，Ｎｂ）を前記第１相補ビット線に選択的に接続する一対の第１選択スイッチ（Ａｃ１＿ａ，Ａｃ２＿ａ）と、前記ＣＭＯＳスタティックラッチの一対の記憶ノードを前記第２相補ビット線に選択的に接続する一対の第２選択スイッチ（Ａｃ１＿ｂ，Ａｃ２＿ｂ）と、を有し、前記第１選択スイッチの選択端子が前記第１ワード線に接続され、前記第２選択スイッチの選択端子が前記第２ワード線に接続される。前記レプリカセルは、例えば、前記メモリセルのＣＭＯＳスタティックラッチ、第１選択スイッチ、及び第２選択スイッチの夫々を構成するトランジスタと同一のトランジスタ配置を有する。第１レプリカビット線に接続されたレプリカセルにおいて、例えば、第１レプリカビット線として構成される短絡された並列配線の一方に接続されるトランジスタ（Ａｃ２＿ｂ）の電流経路はカットオフ状態にされ、当該並列配線の他方に結合されるトランジスタ（Ａｃ１＿ａ）のスイッチ状態はトリミング信号によって制御され、前記トリミング信号によってスイッチ状態が制御される一部のトランジスタには第1レプリカワード線によってスイッチ制御されるプルダウントランジスタ（Ｄｒ１）が接続され、前記トリミング信号によってスイッチ状態が制御される残りのトランジスタにはカットオフ状態のトランジスタ（Ｄｒ１）が接続される。第２レプリカビット線に接続されたレプリカセルにおいて、例えば、第２レプリカビット線として構成される短絡された並列配線の一方に接続されるトランジスタ（Ａｃ１＿ａ）の電流経路はカットオフ状態にされ、当該並列配線の他方に結合されるトランジスタ（Ａｃ２＿ｂ）のスイッチ状態はトリミング信号によって制御され、前記トリミング信号によってスイッチ状態が制御される一部のトランジスタには第1レプリカワード線によってスイッチ制御されるプルダウントランジスタ（Ｄｒ２）が接続され、前記トリミング信号によってスイッチ状態が制御される残りのトランジスタにはカットオフ状態のトランジスタ（Ｄｒ２）が接続される。

これにより、トリミング回路によってオン状態にするトランジスタの数に応じて、レプリカワード線による選択動作からレプリカビット線がレベル変化するタイミングを調整することができる。

〔６〕項１乃至５の何れかの半導体装置において、前記第１周辺回路は、例えば、リード動作が指示されたとき第１ワード線の選択タイミングの前に第１レプリカワード線を選択することによって変化する第１レプリカビット線のレベル変化に基づいて第１内部タイミング信号を生成する。前記第２周辺回路は、例えば、リード動作が指示されたとき第２ワード線の選択タイミングの前に第２レプリカワード線を選択することによって変化する第２レプリカビット線のレベル変化に基づいて第２内部タイミング信号を生成する。

これにより、夫々のアクセスポートについてプロセスばらつきに対処するための動作マージンを予め大きく採ることを要しない。

〔７〕項６の半導体装置において、前記第１内部タイミング信号は例えば第１相補ビット線のセンス増幅動作の開始タイミングを決定する信号である。前記第２内部タイミング信号は例えば第２相補ビット線のセンス増幅動作の開始タイミングを決定する信号である。

〔８〕項１乃至７の何れかの半導体装置は、例えば前記デュアルポートメモリ回路をアクセスする中央処理装置を更に有する。

〔９〕本発明の別の実施の形態に係る半導体装置はデュアルポートメモリ回路を有し、前記デュアルポートメモリ回路はメモリセルアレイ、一方のアクセスポートを構成する第１周辺回路、及び他方のアクセスポートを構成する第２周辺回路を有する。メモリセルアレイは、第１周辺回路から指示されたリード動作に際して内部タイミングを生成するために用いる第１レプリカセルアレイ（ＲＢＬＫＡ）と、第２周辺回路から指示されたリード動作に際して内部タイミングを生成するために用いる第２レプリカセルアレイ（ＲＢＬＫＢ）とを有する。前記第１レプリカセルアレイと第２レプリカセルアレイの夫々は、前記メモリセルのデータ入出力端子が接続させる相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線を相互に短絡して成るレプリカビット線（ＲＢＬＡ，ＲＢＬＢ）と、当該レプリカビット線に接続され前記メモリセルと等価のトランジスタ配置を有するレプリカセル(ＲＣ)とを有する。

上記より、夫々のレプリカビット線は相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さを有し相互に短絡された並列配線構造であるから、レプリカビット線は１本の相補ビット線の配線容量と寄生容量にほぼ等しい容量成分と抵抗成分を持ち、プロセスばらつきによるメモリセルや配線の特性に従った特性をレプリカビット線に得ることができる。さらに、一対の相補ビット線による占有面積に匹敵する領域に第1レプリカビット線及び第２レプリカビット線の双方を配置することができる。したがって、デュアルポートメモリ回路におけるレプリカセルの配置がチップ面積の増大に与える影響を小さくすることができる。

〔１０〕項９の半導体装置において、前記メモリセルは例えばスタティック型のメモリセルである。

〔１１〕項１０の半導体装置において、例えば、前記第１内部タイミング信号はメモリセルのセンス増幅動作の開始タイミングを決定する信号であり、前記第２内部タイミング信号はメモリセルのセンス増幅動作の開始タイミングを決定する信号である。

〔１２〕項１１の半導体装置において前記第１レプリカセルアレイと前記第２レプリカセルアレイとは、例えばメモリセルアレイの長手方法の一端部に揃えて配置されている。レプリカビット線及びレプリカワード線などを制御する回路をメモリセルアレイの長手方向の片側に集約して配置することができ、半導体装置が細長くなるのを抑制することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《ＤＰＳＲＡＭ》
図１には本発明に係る半導体装置が備えるデュアルポートメモリ回路の一例としてＤＰＳＲＡＭ(デュアルポート・スタティック・ランダム・アクセス・メモリ）の構成が例示される。

ＤＰＳＲＡＭ１はメモリセルアレイ（ＭＡＲＹ）２と、一方の第１アクセスポートを構成する第１周辺回路として第１メモリ制御部（ＣＯＮＴＡ）３、第1ワードドライバ（ＷＤＲＶＡ）５及び第1入出力回路部（ＩＯＩＦＡ）７と、他方の第２アクセスポートを構成する第２周辺回路として第２メモリ制御部（ＣＯＮＴＡ）４、第２ワードドライバ（ＷＤＲＶＢ）６及び第２入出力回路部（ＩＯＩＦＢ）８とを有する。

メモリセルアレイ２には、例えば、複数のデュアルポートメモリセルＭＣがｎ行ｊ列にマトリクス配置されると共に、複数のレプリカセルＲＣがｎ行１列に配置される。その詳細は後述するがレプリカセルＲＣはタイミングコントローラによる内部タイミング信号の生成に一部利用される。

ＷＬＡ１〜ＷＬＡｎは第１アクセスポートのためのワード線であって第１ワードドライバ５によって選択的に駆動される。ＷＬＢ１〜ＷＬＢｎは第２アクセスポートのためのワード線であって第２ワードドライバ６によって選択的に駆動される。

ＢＬＡ１，／ＢＬＡ１〜ＢＬＡｊ，／ＢＬＡｊは第１アクセスポートのための非反転ビット線と反転ビット線から成る相補ビット線であり、第１入出力回路部７に接続される。ＢＬＢ１，／ＢＬＢ１〜ＢＬＢｊ，／ＢＬＢｊは第２アクセスポートのための非反転ビット線と反転ビット線から成る相補ビット線であり、第２入出力回路部８に接続される。

ＲＷＬＡは第１アクセスポートのためのレプリカワード線、ＲＢＬＡは第１アクセスポートのためのレプリカビット線であって、便宜上それらは第１入出力回路部７に接続される。ＲＷＬＢは第２アクセスポートのためのレプリカワード線、ＲＢＬＢは第２アクセスポートのためのレプリカビット線であって、便宜上それらは第２入出力回路部８に接続される。

第１メモリ制御部３は第１アクセスポートへのアクセスを要求するために外部アドレスバスＡＢＵＳＡから入力されるアドレス信号をデコードするアドレスデコーダを備えると共に、外部コントロールバスＣＢＵＳＡから入力されるストローブ信号（リードライト信号、アクセスイネーブル信号）及び外部クロック信号ＣＬＫなどに基づいて内部動作を制御するタイミングコントローラ（図示せず）を有する。アドレス信号に含まれるロウアドレス信号のデコード信号は第１ワードドライバ５に与えられ、第１ワードドライバ５はそのデコード信号に従ってワード線ＷＬＡ１〜ＷＬＡｎの内に１本を選択レベルに駆動して当該ワード線に接続するメモリセルＭＣを選択する。アドレス信号に含まれるカラムアドレス信号のデコード信号は第１入出力回路部７に与えられる。第１入出力回路部７は相補ビット線ＢＬＡ１，／ＢＬＡ１〜ＢＬＡｊ，／ＢＬＡｊの内からデータ入出力ビット数に応ずる数のビット線を選択して夫々コモンデータ線に導通させるカラムスイッチ回路（図示せず）を有し、カラムスイッチ回路はカラムアドレス信号のデコード信号に従ってコモンデータ線（図示せず）に導通させるビット線を選択する。第１入出力回路部７において、夫々のコモンデータ線には読み出しデータをセンス増幅するためのセンスアンプ（図示せず）、そして、書き込みデータに従ってコモンデータ線及びこれに導通される相補ビット線を相補レベルに駆動する書き込みアンプ（図示せず）を有し、書き込みアンプの入力端子に接続されるデータ入力バッファ（図示せず）及びセンスアンプの出力端子に接続される外部出力バッファ（図示せず）を備える。データ入力バッファの入力端子及び外部出力バッファの出力端子は外部データバスＤＢＵＳＡに接続される。尚、第１入出力回路部７は読み出し開始前に相補ビット線ＢＬＡ１，／ＢＬＡ１〜ＢＬＡｊ，／ＢＬＡｊ及びレプリカビット線ＲＢＬＡを望ましいレベルにプリチャージするプリチャージ回路を有する。

第２メモリ制御部４は第１アクセスポートへのアクセスを要求するために外部アドレスバスＡＢＵＳＢから入力されるアドレス信号をデコードするアドレスデコーダ（図示せず）を備えると共に、外部コントロールバスＣＢＵＳＢから入力されるストローブ信号（リードライト信号、アクセスイネーブル信号）及び外部クロック信号ＣＬＫなどに基づいて内部動作を制御するタイミングコントローラ（図示せず）を有する。アドレス信号に含まれるロウアドレス信号のデコード信号は第２ワードドライバ６に与えられ、第２ワードドライバ６はそのデコード信号に従ってワード線ＷＬＢ１〜ＷＬＢｎの内に１本を選択レベルに駆動して当該ワード線に接続するメモリセルＭＣを選択する。アドレス信号に含まれるカラムアドレス信号のデコード信号は第２入出力回路部８に与えられる。第２入出力回路部８は相補ビット線ＢＬＢ１，／ＢＬＢ１〜ＢＬＢｊ，／ＢＬＢｊの内からデータ入出力ビット数に応ずる数のビット線を選択して夫々コモンデータ線に導通させるカラムスイッチ回路（図示せず）を有し、カラムスイッチ回路はカラムアドレス信号のデコード信号に従ってコモンデータ線（図示せず）に導通させるビット線を選択する。第２入出力回路部８において、夫々のコモンデータ線には読み出しデータをセンス増幅するためのセンスアンプ（図示せず）、そして、書き込みデータに従ってコモンデータ線及びこれに導通される相補ビット線を相補レベルに駆動する書き込みアンプ（図示せず）を有し、書き込みアンプの入力端子に接続されるデータ入力バッファ（図示せず）及びセンスアンプの出力端子に接続される外部出力バッファ（図示せず）を備える。データ入力バッファの入力端子及び外部出力バッファの出力端子は外部データバスＤＢＵＳＢに接続される。尚、第１入出力回路部７は読み出し開始前に相補ビット線ＢＬＢ１，／ＢＬＢ１〜ＢＬＢｊ，／ＢＬＢｊ及びレプリカビット線ＲＢＬＢを望ましいレベルにプリチャージするプリチャージ回路を有する。

前記レプリカビット線ＲＢＬＡ，ＲＢＬＢはメモリセルアレイ２の長手方向の片側の端、特に、第１メモリ制御部３及び第２メモリ制御部４の近辺に配置される。即ち、レプリカビット線ＲＢＬＡ（ＲＢＬＢ）の変化を用いるタイミングコントローラを備えた第１制御部３（第２制御部４）の近傍にレプリカビット線ＲＢＬＡ（ＲＢＬＢ）が配置される。

図１に例示されるように、レプリカビット線ＲＢＬＡは相補ビット線の非反転ビット線とＢＬＡｉと反転ビット線／ＢＬＡｉの夫々を中間部で切断した長さの並列配線を相互に短絡した配線構造を有し、レプリカワード線ＲＷＬＡはレプリカビット線ＲＢＬＡに並列に配置される。同様に、レプリカビット線ＲＢＬＢは相補ビット線の非反転ビット線とＢＬＢｉと反転ビット線／ＢＬＢｉの夫々を中間部で切断した長さの並列配線を相互に短絡した配線構造を有し、レプリカワード線ＲＷＬＢは例えばレプリカビット線ＲＢＬＢに並列に配置される。

例えば、前記レプリカビット線ＲＢＬＡ、ＲＢＬＢはそれぞれ、デュアルポートメモリを構成する前記レプリカセルＲＣに対し２方向（セル右方向、左方向）から接続されている。このレプリカビット線の基端側（例えば、第１入出力回路部７および第２入出力回路部８側）は、一方（セル右方向）のレプリカビット線ＲＢＬＡが、他方（セル左方向）のレプリカビット線ＲＢＬＡと短絡（接続）されるように構成され、レプリカビット線は、レプリカセルを周回するようにコの字型（Ｕ字型）に配置され、さらに、レプリカビット線を駆動する制御回路と接続される。これは、中間部で切断されたレプリカビット線に対し、右方向と左方向のレプリカビット線とを接続することで、デュアルポートの一方（例えばＡ側）においても、他方（例えばＢ側）においても、そのレプリカビット線の総延長を、メモリセルＭＣのビット線の総延長と同様の長さにすることが可能となり、１本の相補ビット線の配線容量と寄生容量にほぼ等しい容量成分と抵抗成分を持ち、プロセスばらつきによるメモリセルや配線の特性に従った特性をレプリカビット線に得ることができる。

《レプリカセル》
レプリカセルの構造を説明する前にメモリセルの構造を説明する。メモリセルＭＣには例えば図２のＣＭＯＳ回路構成を採用する。同図に示されるメモリセルＭＣは、ＣＭＯＳスタティックラッチとして、ｐチャンネル型の負荷ＭＯＳトランジスタＬｄ１にｎチャンネル型の記憶ＭＯＳトランジスタＤｒ１を直列接続したＣＭＯＳインバーと、同じくｐチャンネル型の負荷ＭＯＳトランジスタＬｄ２にｎチャンネル型の記憶ＭＯＳトランジスタＤｒ２を直列接続したＣＭＯＳインバーとを有し、相互に一方のＣＭＯＳインバータの入力端子が他方のＣＭＯＳインバータの出力端子に接続される。Ｎｔが非反転記憶ノード、Ｎｂが反転記憶ノードである。ＶＤＤは電源電圧、ＧＮＤはグランド電圧である。非反転記憶ノードＮｔは、ｎチャンネル型の選択ＭＯＳトランジスタＡｃ１＿ａを介して第１アクセスポート側の対応する非反転ビット線ＢＬＡｉに接続されると共に、ｎチャンネル型の選択ＭＯＳトランジスタＡｃ１＿ｂを介して第２アクセスポート側の対応する非反転ビット線ＢＬＢｉに接続される。反転記憶ノードＮｂは、ｎチャンネル型の選択ＭＯＳトランジスタＡｃ２＿ａを介して第１アクセスポート側の対応する反転ビット線／ＢＬＡｉに接続されると共に、ｎチャンネル型の選択ＭＯＳトランジスタＡｃ２＿ｂを介して第２アクセスポート側の対応する反転ビット線／ＢＬＢｉに接続される。選択ＭＯＳトランジスタＡｃ１＿ａ，Ａｃ２＿ａのゲートは第１アクセスポート側の対応するワード線ＷＬＡｍに接続される。選択ＭＯＳトランジスタＡｃ１＿ｂ，Ａｃ２＿ｂのゲートは第２アクセスポート側の対応するワード線ＷＬＢｍに接続される。

前記メモリセルＭＣのレイアウトと等価なトランジスタ配置によって図２の回路接続を表すと図３のように記述することができる。

レプリカセルＲＣは図４に例示されるように図３のメモリセルＭＣのトランジスタ配置と等価なトランジスタ配置を有する。図４において、レプリカセルＲＣを構成するＭＯＳトランジスタは図３に示されるメモリセルＭＣを構成するトランジスタと同じであって対応するもの同士で同じ参照符号を附してある。メモリセルＭＣとレプリカセルＲＣの相違点はそれらを構成するＭＯＳトランジスタの接続関係である。

そもそもレプリカセルＲＣは、プロセスばらつきの影響を受けたメモリセルＭＣの電流特性を再現するために設けた素子であるから、そのメモリセルの電流を再現する経路として、第１アクセスポート側のレプリカセルＲＣではトランジスタＡｃ１＿ａ，Ｄｒ１、グランド電圧ＧＮＤに至る経路を用いる。図４においてトランジスタＡｃ１＿ａのゲートはトリミング信号ＴＲＭＧに接続され、トランジスタＤｒ１のゲートはレプリカワード線ＲＷＬＡに接続される。その他のトランジスタＡｃ２＿ａ，Ｌｄ２，Ｌｄ１，Ａｃ１＿ｂ，Ａｃ２＿ｂ，Ｄｒ２は、タイミング生成動作時にカットオフ状態になるように、ドレイン・ソース間の短絡などが行われている。

前述の通りレプリカビット線ＲＢＬＡは相補ビット線の非反転ビット線とＢＬＡｉと反転ビット線／ＢＬＡｉの夫々を中間部で切断した長さの並列配線を相互に短絡した構造を有するから、その配線抵抗、配線容量、及びＭＯＳトランジスタによるソース・ドレインの寄生容量は、相補ビット線ＢＬＡｉ，／ＢＬＡｉのそれに近似され、図４のレプリカビット線ＲＢＬＡのプリチャージ電荷がＭＯＳトランジスタＡｃ１＿ａ，Ｄｒ１を介してグランド電圧ＧＮＤに向けてディスチャージされる特性は、図３に非反転ビット線ＢＬＡｉのプリチャージ電荷がＭＯＳトランジスタＡｃ１＿ａ，Ｄｒ１を介してグランド電圧ＧＮＤに向けてディスチャージされる特性に近似させることが可能になる。ＭＯＳトランジスタＡｃ２＿ｂに関しては図３と図４とを比べると、図４の方がＭＯＳトランジスタＡｃ２＿ｂのソース・ドレインによる寄生容量が倍増している。これは、レプリカビット線ＲＢＬＡのプリチャージ状態において第２アクセスポート側のワード線ＷＬＢｍが選択レベルになってもトランジスタＡｃ２＿ｂが不所望にターンオンしないようにＭＯＳトランジスタＡｃ２＿ｂのソース・ドレインを短絡した結果である。これを考慮することによってＡｃ２＿ｂのソース・ドレインによる寄生容量が増えても、それはディスチャージ時間が増える方向、即ち、タイミングコントローラで生成する内部タイミング信号にとって動作マージンが増える方向に作用し、しかもその割合は極めて小さいから、誤動作を惹起することはない。尚、図４において、ＷＬＡｍが図示されていないが、実際には図示を省略したアルミニウム配線を介して当該ワード線選択信号は遠端のメモリセルまで伝達されることは言うまでもない。

特に図示はしないが、第２アクセスポート側のレプリカセルＲＣは、図４のＭＯＳトランジスタＡｃ１＿ａ，Ｄｒ１による電流引き抜き経路を、ＭＯＳトランジスタＡｃ２＿ｂ，Ｄｒ２の経路で構成する点が相違される。

《レプリカブロック》
図５には第１アクセスポート側のレプリカブロックＲＢＬＫＡが例示され、図６には第２アクセスポート側のレプリカブロックＲＢＬＫＢが例示される。

図５では各レプリカセルＲＣのＭＯＳトランジスタＡｃ１＿ａ，Ｄｒ１，Ａｃ２＿ｂが代表的に図示され、ｎ−ｇ個のレプリカセルＲＣがレプリカビット線ＲＢＬＡに接続され、それらレプリカセルＲＣのＭＯＳトランジスタＡｃ１＿ａのゲートにはトリミング信号ＴＲＭＡｎ〜ＴＲＭＡg+1が与えられる。レプリカワード線RWLAはｎ−ｇ個のレプリカセルＲＣのうちレプリカビット線ＲＢＬＡの基端側よりｎ−（ｈ−１）個のレプリカセルＲＣにおけるＭＯＳトランジスタＤｒ１のゲートに接続される。残りのｈ−ｇ個のレプリカセルＲＣにおけるＭＯＳトランジスタＤｒ１は例えばゲートがグランド電圧にプルダウンされてカットオフ状態にされる。トリミング信号ＴＲＭＡｎ〜ＴＲＭＡg+1はデバイステストの結果に従ってプログラムされたヒューズプログラム回路で生成され、トリミング信号ＴＲＭＡｎ〜ＴＲＭＡg+1によってオン状態にされるＭＯＳトランジスタＡｃ１＿ａの数が多いほど、プリチャージされたレプリカビット線ＲＢＬＡの電荷がＭＯＳトランジスタＤｒ１を介してディスチャージされるまでの時間が短くされる。夫々のトリミング信号ＴＲＭＡｎ〜ＴＲＭＡg+1に対する駆動能力はワードドライバ５による夫々のワード線に対する駆動能力よりも当然小さくされている。複数のレプリカセルＲＣを並列的に用いてレプリカビット線ＲＢＬＡをディスチャージすればよいからである。後述するように、そのディスチャージに基づいて生成するタイミング信号のマージン量に応じて、オン状態にするＭＯＳトランジスタＡｃ１＿ａの数が決定される。図５の例ではレプリカワード線ＲＷＬＡは図示の如く、トリミング信号ＴＲＭＡｎ〜ＴＲＭＡg+1によるマージンの最大調整代になるトリミング信号ＲＴＭＡｈに対応するＭＯＳトランジスタＡｃ１＿ａに結合するトランジスタＤｒ１に至るまで延在されればよい。また、レプリカセルのトリミング信号は、ヒューズプログラム回路に生成（格納）されるだけに限らず、電源遮断復帰後もデータを保持可能な不揮発性メモリに格納され、必要に応じて読み出させる構成であってもよい。

図６では各レプリカセルＲＣのＭＯＳトランジスタＡｃ２＿ｂ，Ｄｒ１，Ａｃ１＿ａが代表的に図示され、ｇ個のレプリカセルＲＣがレプリカビット線ＲＢＬＢに接続され、それらレプリカセルＲＣのＭＯＳトランジスタＡｃ２＿ｂのゲートにはトリミング信号ＴＲＭＢ１〜ＴＲＭＢgが与えられる。レプリカワード線ＲＷＬＢはｇ個のレプリカセルＲＣのうちレプリカビット線ＲＢＬＢの基端側より例えば７個のレプリカセルＲＣにおけるＭＯＳトランジスタＤｒ２のゲートに接続される。残りのｇ−（７−１)個のレプリカセルＲＣにおけるＭＯＳトランジスタＤｒ２は例えばゲートがグランド電圧にプルダウンされてカットオフ状態にされる。トリミング信号ＴＲＭＢ１〜ＴＲＭＢ７はデバイステストの結果に従ってプログラムされたヒューズプログラム回路で生成され、トリミング信号ＴＲＭＢ１〜ＴＲＭＢ７によってオン状態にされるＭＯＳトランジスタＡｃ２＿ｂの数が多いほど、プリチャージされたレプリカビット線ＲＢＬＢの電荷がＭＯＳトランジスタＤｒ２を介してディスチャージされるまでの時間が短くされる。夫々のトリミング信号ＴＲＭＢ１〜ＴＲＭＢｇに対する駆動能力はワードドライバ６による夫々のワード線に対する駆動能力よりも当然小さくされている。複数のレプリカセルＲＣを並列的に用いてレプリカビット線ＲＢＬＢをディスチャージすればよいからである。後述するように、そのディスチャージに基づいて生成するタイミング信号のマージン量に応じて、オン状態にするＭＯＳトランジスタＡｃ２＿ｂの数が決定される。図６の例ではレプリカワード線ＲＷＬＢは図示の如く、トリミング信号ＴＲＭＢ１〜ＴＲＭＢｇによるマージンの最大調整代になるトリミング信号ＲＴＭＢ７に対応するＭＯＳトランジスタＡｃ２＿ｂに結合するトランジスタＤｒ２に至るまで延在されればよい。

《レプリカセルを用いた内部タイミングの生成》
前記レプリカビット線ＲＢＬＡの基端は第１メモリ制御部３のタイミングコントローラに接続され、そのディスチャージタイミングが第１アクセスポート側のメモリアクセス動作における所定の内部タイミング信号の生成に利用される。同様に、前記レプリカビット線ＲＢＬＢの基端は第２メモリ制御部４のタイミングコントローラに接続され、そのディスチャージタイミングが第２アクセスポート側のメモリアクセス動作における所定の内部タイミング信号の生成に利用される。例えば、読み出し動作において前記センスアンプを活性化するセンスアンプ起動信号の生成に用いられる。

図７には第１アクセスポートからの読み出し動作におけるセンスアンプ起動信号の生成タイミングが例示される。

図７において読み出し動作はクロック信号ＣＬＫに同期され、その２サイクルで１リードサイクルが構成される。ＣＫは外部クロック信号ＣＬＫに同期する（メモリ用の）内部クロック信号であり、第１メモリ制御回路３の図示を省略するタイミングコントローラは、リード動作が指示されると、クロック信号ＣＫに同期してワード線ＷＬＡ１〜ＷＬＡｎの選択タイミングを生成し、ロウアドレスで指定される１本のワード線、例えばワード線ＷＬＡｍを選択レベルに駆動させる（時刻ｔｗ）。これによって、メモリセルＭＣが選択されると、予め電源電圧にプリチャージされている相補ビット線ＢＬＡｉ，／ＢＬＡｉの電位がメモリセルＭＣに記憶情報に従って相補的に電位差を形成しようとする。前記ワード線選択が開始される時刻ｔｗの前の時刻ｔｒｗに第１メモリ制御回路３はレプリカワード線ＲＷＬＡを選択レベルに駆動し、これに同期して、予め電源電圧にプリチャージされているレプリカビット線ＲＢＬＡのディスチャージが開始される。そのディスチャージ速度はトリミング信号ＴＲＭＡｎ〜ＴＲＭＡg+1によってオン状態にされているＭＯＳトランジスタＡｃ１＿ａの数に比例する。前記タイミングコントローラはレプリカビット線ＲＢＬＡの電圧が所定に閾値電圧に到達したことを検出して内部タイミングパルスφｔｍを生成し、当該内部タイミングパルスφｔｍの変化に同期して所定のロジック回路でセンスアンプ起動信号φｓａを活性化する（ｔｓｅ）。これに同期して、メモリセル用の相補ビット線ＢＬＡｉ，／ＢＬＡｉの電位差がセンスアンプによるセンス増幅動作が開始される（ｔｓａ）。したがって、プロセスばらつきによるメモリセルＭＣの電流特性に応じてトリミング信号ＴＲＭＡｎ〜ＴＲＭＡg+1によってオン状態にされているＭＯＳトランジスタＡｃ１＿ａの数が調整されることにより、相補ビット線ＢＬＡｉ，／ＢＬＡｉの電位差がセンスアンプの動作点に達した後にセンスアンプを活性化することが可能になり、過大な動作マージンを設定しなくても読み出し動作の誤動作を抑制することができる。

《ＤＰＳＲＡＭのチップ占有面積》
図８には上記ＤＰＳＲＡＭ１のブロックレイアウトが例示される。上述の通り第１ポート側のレプリカブロックＲＢＬＫＡと第２ポート側のレプリカブロックＲＢＬＫＢは一対の相補ビット線の配置領域を占有する。

図９は相補ビット線の内の非反転ビット線又は反転ビット線の何れか一方の配線構造だけでレプリカビット線を形成する場合を比較例として示す。この場合には第１アクセスポート側のレプリカブロックＲＢＬＫＡと第２アクセスポート側のレプリカブロックＲＢＬＫＢは夫々一対の相補ビット線の配置領域を占有し、図８に比べてレプリカブロックの占有面積が２倍になる。したがって、図９のＤＰＳＲＡＭは図８に比べて横方向（ワード線方向）に長くなって占有面積が増大する。図８のブロックレイアウトはメモリセルアレイのワード線方向の上下に第１アクセスポートと第２アクセスポートに分けて外部入出力回路７，８及びメモリ制御回路３，４を配置し、しかもメモリ制御回路３，４及びワードドライバ５，６をメモリセルアレイ２の片側に寄せて配置することにより、その形状がワード線方向に極力長くならないように考慮されている。図９もこの点については同様であるが、レプリカブロックＲＢＬＫＡ，ＲＢＬＫＢの構成という点において、その効果を最大限に発揮させることができない。さらには、上記それぞれの回路をこのように配置することで、メモリブロックレイアウトが、比較的４辺の差が小さい長方形形状となり、レイアウトがし易いと言う効果も有している。

図１０には、メモリセルアレイのワード線方向の上下に第１アクセスポートと第２アクセスポートに分けて外部入出力回路ＩＯＩＦＡ，ＩＯＩＦＢ及びメモリ制御回路ＣＯＮＴＡ，ＣＯＮＴＢを配置しているが、メモリ制御回路ＣＯＮＴＡ，ＣＯＮＴＢ及びワードドライバＷＤＲＶＡ，ＷＤＲＶＢをメモリセルアレイＭＡＲＹの両側に配置したブロックレイアウトが比較例として示される。この場合には無駄領域（メモリ動作に必要な回路が搭載されていない領域）を生ずる。したがって、図８のように、第１ポート側のレプリカブロックＲＢＬＫＡと第２ポート側のレプリカブロックＲＢＬＫＢは夫々一対の相補ビット線の配置領域を占有するような構成を採用しても、面積縮小効果は劣ることになる。

図１１の比較例に係るブロックレイアウトはメモリセルアレイを左右に分割した例を示す。図１２の比較例に係るブロックレイアウトはメモリセルアレイのワード線方向の上下にメモリ制御回路ＣＯＮＴＡ，ＣＯＮＴＢや外部入出力回路ＩＯＩＦＡ，ＩＯＩＦＢを分割しない例を示す。いずれの場合にも、占有面積は更に増大する。

したがって、図８のように、メモリセルアレイ２のワード線方向の上下に第１アクセスポートと第２アクセスポートに分けて外部入出力回路７，８及びメモリ制御回路３，４を配置し、しかもメモリ制御回路３，４及びワードドライバ５，６をメモリセルアレイ２の片側に寄せて配置し、且つ、第１アクセスポート側のレプリカブロックＲＢＬＫＡと第２アクセスポート側のレプリカブロックＲＢＬＫＢを併せて一対の相補ビット線の配置領域に配置するブロックレイアウトが、占有面積の低減に最も優れるブロックレイアウト構造になる。特に図示はしないが、図８のブロックレイアウトにおいてレプリカブロックＲＢＬＫＢだけをメモリセルアレイ２の反対側に配置し、メモリセルアレイに端部においてメモリセルとレプリカブロックを入れ子で配置することも考えられるが、その場合には、当該レプリカブロックＲＢＬＫＢのレプリカビット線ＲＢＬＢを反対側のメモリ制御回路４のタイミングコントローラまで引き回さなければならず、これによる面積の増大と、レプリカブロックＲＢＬＫＢを用いて生成する内部タイミングとレプリカブロックＲＢＬＫＡを用いて生成する内部タイミングとを揃えるためにはトリミング信号による設定を相違させる考慮などが必要になる。

《半導体集積回路》
上記ＤＰＳＲＡＭ１は単体の半導体装置として実現することも可能であるが、マイクロコンピュータなどのデータ処理用の半導体装置にオンチップすることも可能である。

図１３には半導体装置の一例であるマイクロコンピュータ２０が例示される。マイクロコンピュータ２０は、特に制限されないが、相補型ＭＯＳ集積回路製造技術によって、単結晶シリコンのような１個の半導体基板に形成される。マイクロコンピュータ２０は中央処理装置（ＣＰＵ）２１及びＣＰＵ２１の制御対象にされる回路もモジュールとして例えばメモリコントローラ（ＭＣＮＴ）２２、前記ＤＰＳＲＡＭ１、シングルポーロＳＲＡＭ（ＳＰＳＲＡＭ）２４、及びその他のロジック回路（ＬＯＧ）２３などを有する。ＤＰＳＲＡＭ１及びＳＰＳＲＡＭ２４はメモリコントローラ２２に接続され、メモリコントローラ２２はＣＰＵ２１やその他のロジック回路２３と共に内部バスに２５に接続される。メモリコントローラ２２は例えばＤＰＳＲＡＭ１やＳＰＳＲＡＭをキャッシュメモリとして動作させたりメインメモリとして動作させたりする制御を行う。

マイクロコンピュータ２０はシステムオンチップ化すべき機能に応じて各種回路モジュールを搭載することになる。ここではＤＰＳＲＡＭ１を１個だけ図示しているが、複数の回路モジュールがＤＰＳＲＡＭ１を必要とする場合にはその必要記憶容量を満足するＤＰＳＲＡＭが偏在されることになる。前記ＤＰＳＲＡＭ１、シングルポートＳＲＡＭ（ＳＰＳＲＡＭ）２４は必ずしもメモリコントローラを介して内部バスに接続される必要はなく、直接内部バスに接続される構成であってもよい。オンチップＳＲＡＭの設計にはメモリコンパイラのような設計支援ツールを用いてその回路設計が行われ、記憶容量に応じてその大きさは異なる。このように、大きさの異なる複数のＤＰＳＲＡＭを１個の半導体チップに偏在させて搭載する場合には、図８のブロックレイアウトに示されるように、１個のＤＰＳＲＡＭにおけるレプリカブロックＲＢＬＫＡ，ＲＢＬＫＢの占有面積低減効果が僅かであっても、チップ全体としては大きな占有面積低減効果を得ることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、以上の説明ではレプリカブロックを用いて生成する内部タイミング信号としてセンスアンプ起動信号を一例としたがこれに限定されず適宜の内部タイミング信号の生成に適用することが可能である。

また、内部タイミングの生成にて機能できるデュアルポートメモリ回路はＳＲＡＭに限定されず、他の記憶形式のメモリにも適用可能である。

半導体装置はメモリ単体ＬＳＩ、マイクロコンピュータＬＳＩに限定されず、その他のシステムオンチップの半導体装置、複数のＬＳＩを１個のパッケージに搭載したモジュールデバイスなどに広く適用することができる。

本発明におけるレプリカビット線はアクセスに際して選択されるビット線単位の配線容量や寄生容量に着目してその長さを決めればよい。レプリカビット線の配線容量や寄生容量は対応するビット線の配線容量や寄生容量と完全に一致することは必要ではない。遅延成分の相違はトリミング信号による選択によって吸収することができる。

１ ＤＰＳＲＡＭ
２ メモリセルアレイ（ＭＡＲＹ）
３ 第１メモリ制御部（ＣＯＮＴＡ）
４ 第２メモリ制御部（ＣＯＮＴＡ）
５ 第1ワードドライバ（ＷＤＲＶＡ）
６ 第２ワードドライバ（ＷＤＲＶＢ）
７ 第1入出力回路部（ＩＯＩＦＡ）
８ 第２入出力回路部（ＩＯＩＦＢ）
ＭＣ メモリセル
ＲＣ レプリカセル
ＷＬＡ１〜ＷＬＡｎ 第１アクセスポートのためのワード線
ＷＬＢ１〜ＷＬＢｎ 第２アクセスポートのためのワード線
ＢＬＡ１，／ＢＬＡ１〜ＢＬＡｊ，／ＢＬＡｊ 第１アクセスポートのための相補ビット線
ＢＬＢ１，／ＢＬＢ１〜ＢＬＢｊ，／ＢＬＢｊ 第２アクセスポートのための相補ビット線
ＲＷＬＡ 第１アクセスポートのためのレプリカワード線
ＲＢＬＡ 第１アクセスポートのためのレプリカビット線
ＲＷＬＢ 第２アクセスポートのためのレプリカワード線
ＲＢＬＢ 第２アクセスポートのためのレプリカビット線
Ｌｄ１ ｐチャンネル型の負荷ＭＯＳトランジスタ
Ｄｒ１ ｎチャンネル型の記憶ＭＯＳトランジスタ
Ｌｄ２ ｐチャンネル型の負荷ＭＯＳトランジスタ
Ｄｒ２ ｎチャンネル型の記憶ＭＯＳトランジスタ
Ｎｔ 非反転記憶ノード
Ｎｂ 反転記憶ノード
ＶＤＤ 電源電圧
ＧＮＤ グランド電圧
Ａｃ１＿ａ ｎチャンネル型の選択ＭＯＳトランジスタ
Ａｃ１＿ｂ ｎチャンネル型の選択ＭＯＳトランジスタ
Ａｃ２＿ａ ｎチャンネル型の選択ＭＯＳトランジスタ
Ａｃ２＿ｂ ｎチャンネル型の選択ＭＯＳトランジスタ
ＴＲＭＡｎ〜ＴＲＭＡg+1 トリミング信号
ＴＲＭＢ１〜ＴＲＭＢg トリミング信号
ＲＢＬＫＡ 第１レプリカブロック（第１レプリカセルアレイ）
ＲＢＬＫＢ 第２レプリカブロック（第２レプリカセルアレイ）

Claims (12)

1. デュアルポートメモリ回路を有する半導体装置であって、
   前記デュアルポートメモリ回路はメモリセルアレイ、一方のアクセスポートを構成する第１周辺回路、及び他方のアクセスポートを構成する第２周辺回路を有し、
   前記メモリセルアレイは、前記第１周辺回路に夫々接続された第１相補ビット線及び第1ワード線と、
   前記第２周辺回路に夫々接続された第２相補ビット線及び第２ワード線と、
   前記第１相補ビット線、前記第1ワード線、前記第２相補ビット線及び前記第２ワード線に接続された複数のメモリセルと、
   前記第１周辺回路に夫々接続された第１レプリカビット線及び第１レプリカワード線と、
   前記第２周辺回路に夫々接続された第２レプリカビット線及び第２レプリカワード線と、
   前記メモリセルのトランジスタ配置と等価なトランジスタ配置を有し前記第１レプリカビット線及び前記第１レプリカワード線に接続された複数のレプリカセルと、
   前記メモリセルのトランジスタ配置と等価なトランジスタ配置を有し前記第２レプリカビット線及び前記第２レプリカワード線に接続された複数のレプリカセルとを有し、
   前記第１レプリカビット線は前記第１相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線を相互に短絡した配線構造を有し、
   前記第２レプリカビット線は前記第２相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線を相互に短絡した配線構造を有する、半導体装置。
2. 前記第１レプリカワード線及び前記第１レプリカビット線と、前記第２レプリカワード線及び前記第２レプリカビット線とは、メモリセルアレイのワード線延在方向の一端部に揃えて配置されている、請求項１記載の半導体装置。
3. 前記第１レプリカワード線は前記第１レプリカビット線に並列に配置され、
   前記第２レプリカワード線は前記第２レプリカビット線に並列に配置さている、請求項２記載の半導体装置。
4. 前記メモリセルはスタティック型のメモリセルである、請求項３記載の半導体装置。
5. 前記メモリセルは、ＣＭＯＳスタティックラッチと、前記ＣＭＯＳスタティックラッチの一対の記憶ノードを前記第１相補ビット線に選択的に接続する一対の第１選択スイッチと、前記ＣＭＯＳスタティックラッチの一対の記憶ノードを前記第２相補ビット線に選択的に接続する一対の第２選択スイッチと、を有し、前記第１選択スイッチの選択端子が前記第１ワード線に接続され、前記第２選択スイッチの選択端子が前記第２ワード線に接続され、
   前記レプリカセルは、前記メモリセルのＣＭＯＳスタティックラッチ、第１選択スイッチ、及び第２選択スイッチの夫々を構成するトランジスタと同一のトランジスタ配置を有し、
   前記第１レプリカビット線に接続された前記レプリカセルにおいて、前記第１レプリカビット線として構成される短絡された並列配線の一方に接続されるトランジスタの電流経路はカットオフ状態にされ、当該並列配線の他方に結合されるトランジスタのスイッチ状態はトリミング信号によって制御され、前記トリミング信号によってスイッチ状態が制御される一部のトランジスタには第1レプリカワード線によってスイッチ制御されるプルダウントランジスタが接続され、前記トリミング信号によってスイッチ状態が制御される残りのトランジスタにはカットオフ状態のトランジスタが接続され、
   前記第２レプリカビット線に接続された前記レプリカセルにおいて、前記第２レプリカビット線として構成される短絡された並列配線の一方に接続されるトランジスタの電流経路はカットオフ状態にされ、当該並列配線の他方に結合されるトランジスタのスイッチ状態はトリミング信号によって制御され、前記トリミング信号によってスイッチ状態が制御される一部のトランジスタには第1レプリカワード線によってスイッチ制御されるプルダウントランジスタが接続され、前記トリミング信号によってスイッチ状態が制御される残りのトランジスタにはカットオフ状態のトランジスタが接続される、請求項４記載の半導体装置。
6. 前記第１周辺回路は、リード動作が指示されたとき第１ワード線の選択タイミングの前に第１レプリカワード線を選択することによって変化する第１レプリカビット線のレベル変化に基づいて第１内部タイミング信号を生成し、
   前記第２周辺回路は、リード動作が指示されたとき第２ワード線の選択タイミングの前に第２レプリカワード線を選択することによって変化する第２レプリカビット線のレベル変化に基づいて第２内部タイミング信号を生成する、請求項４記載の半導体装置。
7. 前記第１内部タイミング信号は第１相補ビット線のセンス増幅動作の開始タイミングを決定する信号であり、
   前記第２内部タイミング信号は第２相補ビット線のセンス増幅動作の開始タイミングを決定する信号である、請求項６記載の半導体装置。
8. 前記デュアルポートメモリ回路をアクセスする中央処理装置を更に有する、請求項１記載の半導体装置。
9. デュアルポートメモリ回路を有する半導体装置であって、
   前記デュアルポートメモリ回路はメモリセルアレイ、一方のアクセスポートを構成する第１周辺回路、及び他方のアクセスポートを構成する第２周辺回路を有し、
   メモリセルアレイは、第１周辺回路から指示されたリード動作に際して内部タイミングを生成するために用いる第１レプリカセルアレイと、第２周辺回路から指示されたリード動作に際して内部タイミングを生成するために用いる第２レプリカセルアレイとを有し、
   前記第１レプリカセルアレイと第２レプリカセルアレイの夫々は、前記メモリセルのデータ入出力端子が接続させる相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線が相互に短絡されて成るレプリカビット線と、当該レプリカビット線に接続され前記メモリセルと等価のトランジスタ配置を有するレプリカセルとを有する、半導体装置。
10. 前記メモリセルはスタティック型のメモリセルである、請求項９記載の半導体装置。
11. 前記第１内部タイミング信号はメモリセルのセンス増幅動作の開始タイミングを決定する信号であり、
    前記第２内部タイミング信号はメモリセルのセンス増幅動作の開始タイミングを決定する信号である、請求項１０記載の半導体装置。
12. 前記第１レプリカセルアレイと前記第２レプリカセルアレイとは、メモリセルアレイの長手方法の一端部に揃えて配置されている、請求項１１記載の半導体装置。

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