JP2005216340A

JP2005216340A - 半導体記憶装置

Info

Publication number: JP2005216340A
Application number: JP2004019150A
Authority: JP
Inventors: Hiroyuki Takahashi; 弘行高橋; Masatoshi Sonoda; 正俊園田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-01-28
Filing date: 2004-01-28
Publication date: 2005-08-11

Abstract

【課題】
データの不定状態の発生を防止することが可能な半導体記憶装置を提供すること。
【解決手段】
本発明にかかる半導体記憶装置では、リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成される複数のメモリセル１０５を備えている。また、複数のメモリセルを有するメモリアレイ領域に対して、同じ側にリード系センスアンプ１０２と、ライト系センスアンプ１０４とを配置している。そして、リード系ポートとライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合には、リード系センスアンプ１０２に対してライト系センスアンプ１０４から直接データを供給するようにした。
【選択図】図１

Description

本発明は、ダイナミック型メモリにより構成された半導体記憶装置に関する。

半導体記憶装置は、要求される性能、用途に応じて、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスやＳＲＡＭ（スタティックランダムアクセスメモリ）デバイス等によって構成される。ＳＲＡＭデバイスは、通常１セルあたり、４個のトランジスタ（高抵抗負荷型のセルの場合、ビット線対に接続される選択トランジスタ２つと、ゲート・ドレインが交差接続された２つのトランジスタ）又は６個のトランジスタ（能動素子負荷型の場合）で構成される。これに対して、ＤＲＡＭデバイスは、例えば１個のトランジスタと１個のキャパシタで構成される。従って、ＤＲＡＭデバイスは、ＳＲＡＭデバイスと比較して、チップ面積、消費電力、コストの点で勝っている。

その一方で、一般的な回路構成を有するＤＲＡＭデバイスは、周期的なリフレッシュ動作を必要とし、データのリードとライトを独立して行なうことができないが、データのリードとライトを独立して行なうことが可能な２ポートメモリ等の呼ばれる回路構成も提案されている（例えば、特許文献１、特許文献２）。この２ポートメモリは、特にネットワーク系のメモリにおいて性能を向上させることができるとして活用されている。

図９に２ポートメモリの回路構成例を、図１０に２ポートメモリを含む回路レイアウト例をそれぞれ示す。２ポートメモリは、図９に示されるように、リード系ビット線Ｂ（Ｒ）とライト系ビット線Ｂ（Ｗ）の間に直列形態に接続される２つのセルトランジスタ（Ｎ１、Ｎ２）を有する。第１のセルトランジスタＮ１と第２のセルトランジスタＮ２の接続点に、データ蓄積用の容量素子Ｃの蓄積ノードが接続されている。第１のセルトランジスタＮ１のゲート端子は、図示しないリード系ワード線Ｗ（Ｒ）に接続されている。第２のセルトランジスタＮ２のゲート端子は、図示しないライト系ワード線Ｗ（Ｗ）に接続されている。そして、リード系ビット線Ｂ（Ｒ）にはリード系センスアンプ１０２が接続され、ライト系ビット線Ｂ（Ｗ）にはライト系センスアンプ１０４が接続されている。

このような回路構成において、容量素子Ｃに蓄えられたデータをリード系センスアンプ１０２から読み出す動作と、ライト系センスアンプ１０４からデータを書き込む動作とが同時に実行される場合がある。即ち、リードとライトの同時アクセスが起こる場合がある。例えば、図９に示す例では、容量素子Ｃにはデータ「０」が蓄えられており、この値をリード系センスアンプ１０２が読み出そうとしているが、読み出しと同じタイミングでライト系センスアンプ１０４によってデータ「１」が書き込まれると、データの衝突が生じ不定状態となる。このとき、本来は、書き込まれたデータ「１」をリード系センスアンプ１０２が読み出すべきであるが、書き込み前のデータ「０」が読み出される場合もある。

尚、図１０に示されるように２ポートメモリを含む回路は、多数のメモリセルよりなるメモリセル領域を挟むようにしてリード系センスアンプ１０２とライト系センスアンプ１０４が配置されるのが一般的であった。
特開平１−１５８６９６号公報特開２０００−２２２８７６号公報

上述のように、２ポートメモリと呼ばれる回路においては、リードとライトの同時アクセスが起こると、データの衝突が発生し、不定状態が発生するという問題点があった。

本発明の目的は、かかる問題を解消し、リードとライトの同時アクセスが起きた場合であっても、データの不定状態の発生を防止することが可能な半導体記憶装置を提供することにある。

本発明のさらなる目的は、回路規模の増大を防止した半導体記憶装置を提供することにある。

また、本発明のさらなる目的は、確実かつ高速にデータの読み出しを行なうことができる半導体記憶装置を提供することにある。

本発明にかかる半導体記憶装置は、リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを複数備えた半導体記憶装置であって、前記複数のメモリセルを有するメモリアレイ領域に対して、同じ側に前記リード系ポートと接続されたリード系センスアンプと、前記ライト系ポートと接続されたライト系センスアンプとを配置し、少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライト系センスアンプからデータを供給するものである。

ここで、前記リード系ポート或いは前記ライト系ポートのいずれか一方を介してメモリセルに対してリフレッシュを行なわれる。

また、前記メモリアレイ領域の対向する辺の両側にリード系デコーダとライト系デコーダを分離して配置することが望ましい。

本発明にかかる別の観点にかかる半導体記憶装置は、リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを有するメモリアレイ領域を複数備えた半導体記憶装置であって、前記メモリアレイ領域は、連続して配置された第１のメモリアレイ領域、第２のメモリアレイ領域及び第３のメモリアレイ領域を有し、前記第１のメモリアレイ領域と前記第２のメモリアレイ領域の間に、当該第１のメモリアレイ領域と当該第２のメモリアレイ領域のためのリード系センスアンプ及びライト系センスアンプを配置し、前記第２のメモリアレイ領域と前記第３のメモリアレイ領域の間には、センスアンプ以外の回路、配線又は領域を配置し、少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライト系センスアンプからデータを供給するものである。

本発明にかかる別の観点による半導体記憶装置は、リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを複数備えた半導体記憶装置であって、前記リード系ポートとビット線を介して接続されたリード系センスアンプと、前記ライト系ポートとビット線を介して接続されたライト系センスアンプとを備え、少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライト系センスアンプからビット線を介さずにデータを供給するものである。

さらに、本発明にかかる別の観点による半導体記憶装置は、リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを複数備えた半導体記憶装置であって、前記複数のメモリセルを有するメモリアレイ領域に対して、同じ側に前記リード系ポートと接続されたリード系センスアンプと、前記ライト系ポートと接続されたライト系センスアンプに対してデータを供給するライトバスとを配置し、少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライトバスからデータを供給するものである。

ここで、前記リード系ポート或いは前記ライト系ポートのいずれか一方を介してメモリセルに対してリフレッシュを行なわれる。また、前記メモリアレイ領域の対向する辺の両側にリード系デコーダとライト系デコーダを分離して配置することが望ましい。

本発明にかかる別の観点による半導体記憶装置は、リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを有するメモリアレイ領域を複数備えた半導体記憶装置であって、前記メモリアレイ領域は、連続して配置された第１のメモリアレイ領域、第２のメモリアレイ領域及び第３のメモリアレイ領域を有し、前記第１のメモリアレイ領域と前記第２のメモリアレイ領域の間に、当該第１のメモリアレイ領域と当該第２のメモリアレイ領域のためのリード系センスアンプ、ライト系センスアンプ及びライトバスを配置し、前記第２のメモリアレイ領域と前記第３のメモリアレイ領域の間には、センスアンプ及びライトバス以外の回路、配線又は領域を配置し、少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライトバスからデータを供給するものである。

さらに、本発明にかかる別の観点による半導体記憶装置は、リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを複数備えた半導体記憶装置であって、前記リード系ポートとビット線を介して接続されたリード系センスアンプと、前記ライト系ポートとビット線を介して接続されたライト系センスアンプと、前記ライト系センスアンプに対してデータを供給するライトバスを備え、少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライトバスからデータをビット線を介さずに供給するものである。

また、本発明にかかる別の観点による半導体記憶装置は、第１のポートと第２のポートを有し、ダイナミック型メモリにより構成されるメモリセルと、前記メモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの一方の側に配置された該第１のポート用のセンスアンプと、前記メモリセルアレイの前記一方の側に配置された前記第２のポート用のセンスアンプとを備えるものである。
また、本発明にかかる別の観点による半導体記憶装置は、第１のポートと第２のポートを有し、ダイナミック型メモリにより構成されるメモリセルと、前記第１のポートに接続され、一方の端部と他方の端部とを備える第１のビット線と、前記第２のポートに接続され、前記第１のビット線と平行に配置され、前記第１のビット線の前記一方及び他方の端部の夫々と同じ側に配置された一方及び他方の端部を備える第２のビット線と、前記第１のビット線の前記一方の端部に接続された第１のセンスアンプと、前記第２のビット線の前記一方の端部に接続された第２のセンスアンプとを備えるものである。

本発明によれば、データの不定状態の発生を防止することが可能な半導体記憶装置を提供することができる。また、回路規模の増大を最小限に抑制して、かかる効果を生じさせることができる。さらに、確実かつ高速にデータの読み出しを行なうことができる半導体記憶装置を提供することができる。

発明の実施の形態１．
図１及び図２を用いて、本発明にかかる半導体記憶装置の全体的な構成を説明する。図１は、サブアレイの構成を模式的に示している。図２は、２ポート構成のメモリセルの構成例を示している。

図１において、メモリセルＭ１〜Ｍ４の各メモリセル１０５は、図２に示した構成を有しており、ライト系のビット線Ｂ（Ｗ）とリード系のビット線Ｂ（Ｒ）間に直列形態に接続される２つのセルトランジスタＮ１、Ｎ２を有している。そして、第１のセルトランジスタＮ１と第２のセルトランジスタＮ２の接続点に、データ蓄積用の容量素子Ｃの蓄積ノードが接続されている。第１のセルトランジスタＮ１と第２のセルトランジスタＮ２のゲート端子は、ライト系のワード線Ｗ（Ｗ）及びリード系のワード線Ｗ（Ｒ）にそれぞれ接続されている。セルトランジスタＮ１とビット線Ｂ（Ｒ）の接続部分がリード系ポートであり、セルトランジスタＮ２とビット線Ｂ（Ｗ）の接続部分がライト系ポートである。リフレッシュは、リード系ポート、ライト系ポートのいずれか一方で行なわれるよう構成されている。尚、この例では、リード系ポート、ライト系ポートはそれぞれ専用ポートであるが、リードとライトを兼用するリード／ライト系ポートを２つ有するメモリセルにおいても本発明が解決すべき課題が発生するため、本発明の適用範囲内である。また、一方をリード／ライト系ポート、他方をリフレッシュ系ポートとするメモリセルも本発明の適用範囲内である。

図１において、リード系ポート側のＹスイッチ(ＮＭＯＳトランジスタ）１０１１〜１０１４は、リード系ポート側のセンスアンプ１０２１〜１０２４と、リードバスとの間に接続され、ゲート端子にそれぞれ入力されるカラム選択信号ＹＲ１〜ＹＲ４によりオン・オフ制御される。リード系ポートのセンスアンプ１０２１〜１０２４は、リード系のビット線Ｂ１（Ｒ）〜Ｂ４（Ｒ）にそれぞれ接続される。ライト系ポートのＹスイッチ（ＮＭＯＳトランジスタ）１０３１〜１０３４は、ライト系ポートのセンスアンプ１０４１〜１０４４と、ライトバスとの間に接続され、ゲート端子に入力されるカラム選択信号ＹＷ１〜ＹＷ４によりオン・オフ制御される。

ライト系ポートのセンスアンプ１０４１〜１０４４は、ライト側のビット線Ｂ１（Ｗ）〜Ｂ４（Ｗ）にそれぞれ接続される。リード系ポートのセンスアンプ１０２１〜１０２４とライト系のセンスアンプ１０４１〜１０４４は、それぞれ第１、第２のセンスアンプ活性化信号ＳＥＲ、ＳＥＷにより活性化が制御される。

リード系ポートのアドレス選択（ＸＲ１、ＹＲ１）とライト系ポートのアドレス選択（ＸＷ１、ＹＷ２）において、ロウアドレスが互いに一致している場合、選択ワード線であるＸＲ１とＸＷ１がハイレベルとされ、つづいて、第１、第２のセンスアンプ選択信号ＳＥＲ、ＳＥＷがハイレベルとされ、リード系とライト系のセンスアンプ１０２、１０４が活性化され、つづいて、カラム選択信号ＹＲ１、ＹＷ２がハイレベルとされ、Ｙスイッチ１０１１とＹスイッチ１０３２がオンし、センスアンプ１０２１とリードバスとが接続され、センスアンプ１０４２とライトバスとが接続される。

このとき、ライト系のカラム選択信号ＹＷ２でオンとされたＹスイッチ１０３２を介して、セルＭ２に書き込まれるデータと、Ｙスイッチ１０１２に接続されるリード用のセンスアンプ１０２２によるセルデータのリストアとが衝突してしまう。例えば、セルＭ２の保持データが「１」であり、ライト系ポートからのセルＭ２の書き込みデータが「０」であるとき、第１のセンスアンプ活性化信号ＳＥＲによって活性化されているセンスアンプ１０２２はデータ「１」をセルＭ２にリストアし、ライト系ポートからセルＭ２に書き込むべきデータ「０」と衝突する。ＹＲ１をハイレベルとしてＹスイッチ１０１１がオンとされ、セルＭ１のデータの読み出しが行なわれるため、リード系ポートの動作を停止させることはできない。

本発明の実施の形態においては、リード系のポートからのデータリストアとライト系ポートからの書き込みデータとの衝突を回避するために、リード系センスアンプ１０２１〜１０２４とライト系センスアンプ１０４１〜１０４４をそれぞれスイッチ１０５１〜１０５４を介して接続している。そして、リード系ポートのアドレスとライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に、ライト系センスアンプ１０４１〜１０４４のデータをライト系センスアンプ１０４１〜１０４４に対してビット線を介さずに直接出力している。

図３に、本発明の実施の形態にかかる半導体記憶装置のレイアウト例を示す。図に示されるように、多数のメモリセル１０５を含むメモリアレイ領域５０に対して、同じ側にリード系センスアンプ１０２及びライト系センスアンプ１０４を配置している。以下の説明では、メモリアレイ領域５０に対して同じ側に設けられたリード系センスアンプ１０２及びライト系センスアンプ１０４をリード／ライト系センスアンプ１０７として説明する場合もある。リード系センスアンプ１０２と接続されたリード系ビット線Ｂ（Ｒ）とライト系センスアンプ１０４と接続されたライト系ビット線Ｂ（Ｗ）は、メモリアレイ領域５０の同じ側から配線されている。図３に示すレイアウトでは、連続して配置されたメモリアレイ領域５０１、メモリアレイ領域５０２及びメモリアレイ領域５０３が設けられている。メモリアレイ領域５０２とメモリアレイ領域５０３の間に、メモリアレイ領域５０２とメモリアレイ領域５０３のためのリード系センスアンプ１０２及びライト系センスアンプ１０４を配置している。また、メモリアレイ領域５０１とメモリアレイ領域５０２の間には、何も設けられていない。即ち、メモリアレイ領域５０１とメモリアレイ領域５０２の間には、センスアンプを配置しなければよく、他の回路、配線又は領域を配置している。

リード／ライト系センスアンプ１０７に対するインターフェースは、リード系の入出力（Ｉ／Ｏ）とライト系の入出力（Ｉ／Ｏ）がリード／ライト系センスアンプ１０７を挟んで反対側となるように配置されている。

メモリアレイ領域５０の一辺のうち、リード／ライト系センスアンプ１０７を設けた側の辺と略垂直な辺の外側には、デコーダ１０６が配置されている。デコーダ１０６には、リードアドレス及びライトアドレスが入力され、リード系ワード線Ｗ（Ｒ）及びライト系ワード線Ｗ（Ｗ）が接続されている。

本発明の実施の形態にかかる半導体記憶装置では、図４に示されるように、リード系センスアンプ１０２のポートとライト系センスアンプ１０４のポートとを一体化している。具体的には、リード系センスアンプ１０２のポートとライト系センスアンプ１０４のポートをスイッチング素子であるトランジスタＮ３を介して接続している。リード系センスアンプ１０２のポートはトランジスタＮ３のソース端子に、ライト系センスアンプ１０４のポートはトランジスタＮ３のドレイン端子にそれぞれ接続されている。リード系ポートのアドレスとライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合にゲート端子をハイレベルにすることにより、ライト系センスアンプ１０４のポートのデータがトランジスタＮ３を介してリード系センスアンプ１０２に対して伝達される。ここで、ライト系センスアンプ１０４とリード系センスアンプ１０２間にデータの伝達経路は、ビット線やメモリセル１０５を介在していない。

例えば、リード系センスアンプ１０２により、容量素子Ｃのデータ「０」を読み出そうとしたときに、同時にライトバス１０９を流れるデータ「１」によってライト系センスアンプ１０４により当該容量素子Ｃに対してデータ「１」を書き込むとする。このとき、ライト系センスアンプ１０４からはトランジスタＮ３を介してリード系センスアンプ１０２に対してデータ「１」が出力されるため、リード系センスアンプ１０２は、容量素子Ｃの状態に拘らず、結果としてデータ「１」を読み出し、リードバス１１０に対して出力する。

図５に本発明の実施の形態にかかるリード系センスアンプの構成例を示す。図に示されるように、当該リード系センスアンプ１０２は、基本的にフリップフロップにより構成され、スイッチ２０１〜２０６を有する。スイッチ２０１及び２０６のゲート端子には、当該リード系センスアンプ１０２を動作させるための信号ＳＡＰ、ＳＡＮが入力される。リードバス１１０１とリード系センスアンプ１０２の間には、スイッチ１０１が設けられている。リード系センスアンプ１０２とビット線Ｂ（Ｒ）の接続点であるノード１０８がライト系センスアンプ１０４との接続点となる。尚、ＲＥＦＥＲＥＮＣＥには、リファレンス電位、例えばＧＮＤとＶｃｃ電位の中間電位が供給される。また、ライン１１０２は、中間電位を供給するラインであり、ＰＲ信号はプリチャージ期間にアクティブになる信号である。ＰＲ信号は、ＲＥＦＥＲＥＮＣＥ上に設けられたスイッチ１０１Ａのゲート端子に入力される。

ライト系センスアンプ１０４も図５に示す構成と同様の構成を有し、ノード１０８に相当するノードにおいてリード系センスアンプ１０２のノード１０８と接続される。

以上説明したように、本発明の実施の形態１に記載された発明によれば、リード系ポートのアドレスとライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に、ライト系センスアンプ１０４からリード系センスアンプ１０２に対してデータを供給し、当該リード系センスアンプ１０２は供給されたデータに基づいて読み出しを行なっているため、メモリセル１０５の容量素子Ｃの値にかかわらず、データを確定させることができるから、データが不定状態に至ることを未然に回避することが可能となる。

また、リード系センスアンプ１０２とライト系センスアンプ１０４をメモリアレイ領域５０の同じ側に配置したので、リード系センスアンプ１０２とライト系センスアンプ１０４を接続する配線が短くて済み、回路規模の増大を防止できる。特に、リード系センスアンプ１０２とライト系センスアンプ１０４とをビット線やメモリセルを介さずに接続しているので、ビット線やメモリセルの抵抗成分の影響によりアンプの駆動能力が低下することを防止でき、より確実かつ高速にライト系センスアンプ１０４のデータ値をリード系センスアンプ１０２に対して伝達することができる。

尚、本願発明者は、先の出願（特願２００３−１４７５０４）において、同様の問題点を解決するための回路を提案している（先の出願の図１０及び図１１参照）。先の出願の図１０に示す構成によれば、リード系センスアンプとライト系センスアンプをビット線及びセルを介して接続しているため、ビット線やメモリセルの抵抗成分の影響によりアンプの駆動能力が低下させる。このため、ライト系センスアンプのデータ値にリード系センスアンプの値を確実かつ高速にセットするためには、アンプの駆動能力や駆動時間を調整する必要があり、追加回路が必要となる。また、先の出願の図１１に示す構成によれば、ライトバスを別に設けて、当該ライトバスとリード系センスアンプをスイッチを介して接続しているため、新たに設ける回路構成が複雑であり、回路規模の増大を招く。これに対して、本発明の実施の形態１は、先の出願の図１０及び図１１に示す回路において生じる上述の問題点を解決するものである。

発明の実施の形態２．
発明の実施の形態２にかかる半導体記憶装置は、その基本的なレイアウト構成を図３に示す発明の実施の形態１の構成と共通している。即ち、リード系センスアンプ１０２及びライト系センスアンプ１０４はメモリアレイ領域５０の同じ側に設けられている。また、ライトバス１０９もリード系センスアンプ１０２とメモリアレイ領域５０の同じ側に設けられている。その一方で、発明の実施の形態２にかかる半導体記憶装置は、リード系センスアンプ１０２に対するデータの供給の仕方が発明の実施の形態１と異なる。

本発明の実施の形態２にかかる半導体記憶装置では、図６に示されるようにライトバス１０９とスイッチＮ４を介してリード系センスアンプ１０２の入力ノードと接続している。この例では、セル１０５の容量素子Ｃのデータが０であったとき、リード系センスアンプ１０２がその値「０」を読み出そうとしたと同時にライト系センスアンプ１０４によってデータ「１」を書き込もうとしている。この場合には、データの衝突が発生するが、ライトバス１０９上のデータは、ビット線やセルを介さずに直接に当該ライトバス１０９からスイッチＮ４を介してリード系センスアンプ１０２の供給している。従って、リード系センスアンプ１０２は、セル１０５の容量素子Ｃのデータ値にかかわらず、ライトバス１０９のデータ「１」を読み出すことができる。

図７に本発明の実施の形態２にかかる半導体記憶装置のリード系センスアンプ１０２周辺の具体的な回路構成を示す。リード系センスアンプ１０２は、スイッチ１０１を介してリードバス１１０１、１１０２と接続されるとともに、スイッチ３０３を介してライトバス１０９１、１０９２とも接続されている。リード系センスアンプ１０２に対しては、リードバス１１０１及びライトバス１０９１よりデータが供給されるが、ライトバス１０９１のデータを優先する。

以上説明したように、本発明の実施の形態２に記載された発明によれば、ライトバス１０９からリード系センスアンプ１０２に対してデータを供給し、当該リード系センスアンプ１０２は供給されたデータに基づいて読み出しを行なっているため、メモリセル１０５の容量素子Ｃの値にかかわらず、データを確定させることができるから、データが不定状態に至ることを未然に回避することが可能となる。

また、リード系センスアンプ１０２とライトバス１０９をメモリアレイ領域５０の同じ側に配置したので、リード系センスアンプ１０２とライトバス１０９を接続する配線が短くて済み、回路規模の増大を防止できる。特に、リード系センスアンプ１０２とライトバス１０９とをビット線等を介さずに接続しているので、より確実かつ高速にライトバス１０９のデータ値をリード系センスアンプ１０２に対して伝達することができる。

発明の実施の形態３．
発明の実施の形態３にかかる半導体記憶装置は、レイアウト構成に特徴を有する。その他の構成については、発明の実施の形態１と同様であり、説明を省略する。

図８に当該半導体記憶装置のレイアウト構成例を示す。図に示されるように、メモリアレイ領域５０の間にリード系センスアンプ１０２及びライト系センスアンプ１０４よりなるリード／ライト系センスアンプ１０７が設けられている。また、メモリアレイ領域５０の対向する辺の両側にそれぞれリード用デコーダ１０６１、ライト用デコーダ１０６２が分離されて配置されている。即ち、メモリアレイ領域５０を挟んで反対側にリード系とライト系の回路がそれぞれ配置されている。

このような構成によれば、一部に配線が集中するこを回避できる。他方、従来は、リード系センスアンプ１０２とライト系センスアンプ１０４は、メモリアレイ領域５０の両側に分離して配置され、隣接するメモリアレイ領域５０の間にはいずれか一方のセンスアンプのみ配置されていた。このため、センスアンプには、いずれか一方の側からセンスアンプ活性化信号やカラム選択信号が入力されていたため、他方の領域がいわゆるデッドスペースとなり、配置効率の低下を招いていた。これに対して、本発明の実施の形態３によれば、リード／ライト系センスアンプ１０７に対して一方の側からリード系の信号を、他方の側からライト系の信号を入出力する配線を設けることによってスペースの有効活用が可能となる。

その他の実施の形態．
尚、本発明にかかる半導体記憶装置は、第１のポート（例えば、リード／ライト系ポート）と第２のポート（例えば、リフレッシュ系ポート）を有し、ダイナミック型メモリにより構成されるメモリセルと、メモリセルから構成されるメモリセルアレイと、メモリセルアレイの一方の側に配置された該第１のポート用のセンスアンプと、メモリセルアレイの前記一方の側に配置された前記第２のポート用のセンスアンプとを備えるようにしてもよい。また、本発明にかかる半導体記憶装置は、第１のポート（例えば、リード／ライト系ポート）と第２のポート（例えば、リフレッシュ系ポート）を有し、ダイナミック型メモリにより構成されるメモリセルと、第１のポートに接続され、一方の端部と他方の端部とを備える第１のビット線と、第２のポートに接続され、第１のビット線と平行に配置され、第１のビット線の前記一方及び他方の端部の夫々と同じ側に配置された一方及び他方の端部を備える第２のビット線と、第１のビット線の一方の端部に接続された第１のセンスアンプと、第２のビット線の前記一方の端部に接続された第２のセンスアンプとを備えるようにしてもよい。このような構成によれば、第１のセンスアンプと第２のセンスアンプとを隣接させて構成することが可能となるため、第１のセンスアンプと第２のセンスアンプ間の信号の配線が容易となる。例えば、発明の実施の形態１のように、一方のセンスアンプのデータをビット線を介さずに他方のセンスアンプに対して供給することができる。特に、様々な回路に共通となる基礎設計データとして、第１のポートに対応するセンスアンプと、第２のポートに対応するセンスアンプを同じ側に位置させると、設計が容易となる。

本発明による半導体記憶装置のサブアレイの構成例を示す図である。本発明による半導体記憶装置のセルの構成の一例を示す図である。本発明による半導体記憶装置のレイアウト例を示す図である。本発明による半導体記憶装置の動作を説明するための図である。本発明による半導体記憶装置のセンスアンプの構成例を示す図である。本発明による半導体記憶装置の動作を説明するための図である。本発明による半導体記憶装置のセンスアンプ周辺の構成例を示す図である。本発明による半導体記憶装置のレイアウト例を示す図である。従来の半導体記憶装置における課題の発生を説明するための図である。従来の半導体記憶装置のレイアウト例を示す図である。

符号の説明

５０メモリアレイ領域
１０１スイッチ
１０２リード系センスアンプ
１０４ライト系センスアンプ
１０５メモリセル
１０６デコーダ
１０７ライト系センスアンプ
１０８ノード
１０９ライトバス
１１０リードバス
２０１スイッチ
３０３スイッチ
５０１メモリアレイ領域
５０２メモリアレイ領域
５０３メモリアレイ領域

Claims

リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを複数備えた半導体記憶装置であって、
前記複数のメモリセルを有するメモリアレイ領域に対して、同じ側に前記リード系ポートと接続されたリード系センスアンプと、前記ライト系ポートと接続されたライト系センスアンプとを配置し、
少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライト系センスアンプからデータを供給する半導体記憶装置。
前記リード系ポート或いは前記ライト系ポートのいずれか一方を介してメモリセルに対してリフレッシュを行なうことを特徴とする請求項１記載の半導体記憶装置。
前記メモリアレイ領域の対向する辺の両側にリード系デコーダとライト系デコーダを分離して配置したことを特徴とする請求項１記載の半導体記憶装置。
リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを有するメモリアレイ領域を複数備えた半導体記憶装置であって、
前記メモリアレイ領域は、連続して配置された第１のメモリアレイ領域、第２のメモリアレイ領域及び第３のメモリアレイ領域を有し、
前記第１のメモリアレイ領域と前記第２のメモリアレイ領域の間に、当該第１のメモリアレイ領域と当該第２のメモリアレイ領域のためのリード系センスアンプ及びライト系センスアンプを配置し、
前記第２のメモリアレイ領域と前記第３のメモリアレイ領域の間には、センスアンプ以外の回路、配線又は領域を配置し、
少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライト系センスアンプからデータを供給する半導体記憶装置。
リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを複数備えた半導体記憶装置であって、
前記リード系ポートとビット線を介して接続されたリード系センスアンプと、
前記ライト系ポートとビット線を介して接続されたライト系センスアンプとを備え、
少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライト系センスアンプからビット線を介さずにデータを供給する半導体記憶装置。
リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを複数備えた半導体記憶装置であって、
前記複数のメモリセルを有するメモリアレイ領域に対して、同じ側に前記リード系ポートと接続されたリード系センスアンプと、前記ライト系ポートと接続されたライト系センスアンプに対してデータを供給するライトバスとを配置し、
少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライトバスからデータを供給する半導体記憶装置。
前記リード系ポート或いは前記ライト系ポートのいずれか一方を介してメモリセルに対してリフレッシュを行なうことを特徴とする請求項６記載の半導体記憶装置。
前記メモリアレイ領域の対向する辺の両側にリード系デコーダとライト系デコーダを分離して配置したことを特徴とする請求項６記載の半導体記憶装置。
リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを有するメモリアレイ領域を複数備えた半導体記憶装置であって、
前記メモリアレイ領域は、連続して配置された第１のメモリアレイ領域、第２のメモリアレイ領域及び第３のメモリアレイ領域を有し、
前記第１のメモリアレイ領域と前記第２のメモリアレイ領域の間に、当該第１のメモリアレイ領域と当該第２のメモリアレイ領域のためのリード系センスアンプ、ライト系センスアンプ及びライトバスを配置し、
前記第２のメモリアレイ領域と前記第３のメモリアレイ領域の間には、センスアンプ及びライトバス以外の回路、配線又は領域を配置し、
少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライトバスからデータを供給する半導体記憶装置。
リード系ポートとライト系ポートを有し、ダイナミック型メモリにより構成されるメモリセルを複数備えた半導体記憶装置であって、
前記リード系ポートとビット線を介して接続されたリード系センスアンプと、
前記ライト系ポートとビット線を介して接続されたライト系センスアンプと、
前記ライト系センスアンプに対してデータを供給するライトバスを備え、
少なくとも前記リード系ポートと前記ライト系ポートのアドレス選択においてロウアドレスが互いに一致している場合に前記リード系センスアンプに対して当該ライトバスからデータをビット線を介さずに供給する半導体記憶装置。
第１のポートと第２のポートを有し、ダイナミック型メモリにより構成されるメモリセルと、
前記メモリセルから構成されるメモリセルアレイと、
前記メモリセルアレイの一方の側に配置された該第１のポート用のセンスアンプと、
前記メモリセルアレイの前記一方の側に配置された前記第２のポート用のセンスアンプとを備えることを特徴とする半導体記憶装置。
第１のポートと第２のポートを有し、ダイナミック型メモリにより構成されるメモリセルと、
前記第１のポートに接続され、一方の端部と他方の端部とを備える第１のビット線と、
前記第２のポートに接続され、前記第１のビット線と平行に配置され、前記第１のビット線の前記一方及び他方の端部の夫々と同じ側に配置された一方及び他方の端部を備える第２のビット線と、
前記第１のビット線の前記一方の端部に接続された第１のセンスアンプと、
前記第２のビット線の前記一方の端部に接続された第２のセンスアンプとを備えることを特徴とする半導体記憶装置。