JPH02235293A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばキュッシュ
メモリにおけるアドレスタグ又はデータのように多ビッ
トの単位での書き込み／読み出しが行われるものに利用
して有効な技術に関するものである． 〔従来の技術〕 スタティック型ＲＡＭ　（ランダム・アクセス・メモリ
）では、メモリセルからの記憶情報を増幅するセンスア
ンプとして、カレントミラー構成のアクティブ負荷回路
を用いた差動増幅回路を用いるものである。このような
スタティック型ＲＡＭの例としては、例えば、■日立製
作所から販売されているｒＨＭ６　２　２　５　６、Ｈ
Ｍ６　２　６　４等』がある． 〔発明が解決しようとする課題〕 キャッシュメモリのように多ビットの同時読み出しを行
う場合、上記のようなセンスアンプを用いたのでは消費
電流が増大してしまうという問題がある。また、キャッ
シュメモリにあっては、パリティチェック機能やアドレ
ス比較機能が必要であり、これらの高速動作化や高集積
化が望まれている． この発明の目的は、高速化及び低消費電力化を図った半
導体記憶装置を提供することにある．この発明の他の目
的は、多機能と高集積化を図った半導体記憶装置を提供
することにある．この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである．すなわち、ス
タティック型メモリセルが結合された相補データ線の信
号を増幅するセンスアンプとして、動作タイミングパル
スに同期してその増幅動作を開始するＣＭＯＳラッチ形
態のセンスアンプを用いるとともに、その増幅動作を開
始するとき入出力ノードと相補データ線とを実質的に切
り離すスイッチ素子又は抵抗手段を設ける。また、パリ
ティチェック回路として、メモリセルが結合された相補
データ線に対応して設けてられたセンスアンプの相補出
力信号のうちの一方の出力信号を受ける一対のスイッチ
ＭＯＳＦＥＴＱ１２．Ｑ１３と、他方の出力信号を受け
る一対のＭＯＳＦＥＴＱ１４，Ｑ１５を設け、上記ＭＯ
ＳＦＥＴＱ１２とＱ１４及びＭＯＳＦＥＴＱＩ　３，Ｑ
ｌ　５の入力側ノードを共通接続して相補レベルを供給
するとともに、上記他方のＭＯＳＦＥＴＱ１４，Ｑ１５
の出力側ノードを交差接続させて一方のＭＯＳＦＥＴＱ
Ｉ　２．Ｑｌ　３の出力側ノードに結合させる単位回路
を複数個カスケード接続する。更に、記憶情報と外部か
ら供給された信号とを受ける比較回路として、メモリセ
ルが結合された相補データ線に対応して設けられたセン
スアンプの相補出力信号が一方のソース，ドレインに供
給され、そのゲートに対応する比較信号が供給され、他
方のソース．ドレインが共通化された一対のスイッチＭ
Ｏ　Ｓ　Ｆ　ＥＴと、上記他方のソース．ドレインがそ
のゲートに接続された出力ＭＯ　Ｓ　Ｆ　ＥＴとにより
単位の比較回路を構成する。

〔作　用〕

上記した手段によれば、ＣＭＯＳラッチ形態のセンスア
ンプを用いることによって低消費電力化を実現するとと
もに、多数のメモリセルが結合されることによって比較
的大きな寄生容量を持つ相補データ線を増幅動作に必要
な信号量が読み出された後に切り離すものであるため高
速化が可能になる。また、パリティチェツク回路をセン
スアンプの入出力ノードに結合させることによって高集
積化及び高速化を実現できる．さらに、比較回路として
、一対のＭＯＳＦＥＴのゲートと一方のソース，ドレイ
ンに比較信号を供給する構成を採ることによって素子数
の低減と配線容量の低減による高速化が可能になる。

〔実施例１〕 第１図には、この発明が適用された多ビットの読み出し
／書き込みを行うスタティック型ＲＡＭの一実施例の要
部回路図が示されている。同図のＲＡＭは、公知のＣＭ
ＯＳ集積回路技術によって１個の単結晶シリコンのよう
な半導体基板上に形成される． 特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成され′る。ＮチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成されたＰ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する．Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳＦＥＴの基板ケートを構成する。同図におい
て、ＰチャンネルＭＯＳＦＥＴは、そのチャンネル部分
（バックゲート部）に矢印が付加されることによってＮ
チャンネルＭＯＳＦＥＴと区別される。また、特に説明
しないときはＭＯＳＦＥＴは、Ｎチャンネル型である． メモリアレイは、代表として例示的に示されているマト
リックス配置された複数のメモリセルＭＣ、ワード線Ｗ
ＯないしＷｎ及び相補データ線Ｄ０，ＤＯないしＤＰ，
ＤＰから構成されている。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
例示的に示されたワード線ＷＯと相補データ線ＤＯ，Ｄ
Ｏとの交点に配置されたメモリセルの回路構成が代表と
して具体的に示されているように、ゲートとドレインが
互いに交差接続され、かつソースが回路の接地点に結合
されたＮチャンネル型の記憶ＭＯＳＦＥＴＱＩ．Ｑ２と
、上記ＭＯＳＦＥＴＱＩ，Ｑ２のドレインと電源端子Ｖ
ｃｃとの間に設けられたポリ　（多結晶）シリコン層か
らなる高抵抗Ｒｌ，Ｒ２とを含んでいる．上記ＭＯＳＦ
ＥＴＱＩ．Ｑ２の共通接続点と相補データ線ＤＯ，ＤＯ
との間にＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ３
，Ｑ４が設けられている．同じ行（ワード線方向）に配
置されたメモリセルの伝送ゲー｝ＭＯＳＦＥＴＱ３．Ｑ
４等のゲートは、例示的に示された．対応するワード線
ＷＯに共通に接続され、同じ列に配置されたメモリセル
の入出力端子は、それぞれ例示的に示された対応する一
対の相補データ線（ビット線又はディジット線》ＤＯ，
ＤＯに接続されている。他の行（ワード線Ｗ　ｎ　）や
列（相補データ線ＤＩ，Ｄｉ−ＤＰ，ＤＰに設けられる
メモリセルについても上記と同様である。

メモリセルにおいて、ＭＯＳＦＥＴＱＩ，Ｑ２及び抵抗
Ｒｌ，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＢＴＱＩがオフ状
態にされているときのＭＯＳＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。

同様に抵抗Ｒ２も高抵抗値にされる．言い換えると、上
記抵抗Ｒｌ，Ｒ２は、ＭＯＳＦＥＴＱＩ、Ｑ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる．抵抗
Ｒ１、Ｒ２は、ＭＯ　Ｓ　Ｆ　ＥＴＱ２のゲート容量（
図示しない）に蓄積されている情報電荷が放電させられ
てしまうのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、ＲＡＭがＣＭＯＳ−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵抗
素子とから構成される．この実施例のメモリセル及びメ
モリアレイは、上記ポリシリコン抵抗素子に代えてＰチ
ャンネルＭＯＳＦＥＴを用いる場合に比べ、その大きさ
を小さくできる．すなわち、ポリシリコン抵抗を用いた
場合、駆動ＭＯＳＦＥＴＱＩ又はＱ２のゲート電極上に
形成できるとともに、それ自体のサイズを小型化できる
。そして、ＰチャンネルＭＯＳＦＥＴを用イタトキノヨ
ウニ、駆ｖＪＭＯｓＦＥＴＱｌ，Ｑ２から比較的大きな
距離を持って離さなければならないことがないので無駄
な空白部分が生じない。

同図において、特に制限されないが、相補データ線ＤＯ
，ＤＯは、スイッチＭＯＳＦＥＴＱ５，Ｑ６等を介して
ＣＭＯＳラッチ形態のセンスアンプの入出力ノードＮｏ
，ＮＯに接続される。この入出力ノードＮｏ，ＮＯは、
サブ相補データ線とも呼ぶことができる．上記ＣＭＯＳ
ラッチ形態のセンスアンプは、ＰチャンネルＭＯＳＦＥ
ＴＱＢ，ＱＩＯとＮチャンネルＭＯＳＦＥＴＱ９．Ｑｌ
　１とから．それぞれ構成されたＣＭＯＳインバータ回
路の入力と出力とが互いに交差されて構成される。

例示的に示されている他の相補データ線Ｄｉ，ＤＩない
しＤＰ，ＤＰにも同様なスイッチＭＯＳＦＥＴを介して
センスアンプが結合される。これら各相補データ線ＤＯ
，ＤｏないしＤＰ，ＤＰに対応して設けられるセンスア
ンプは、いわばカラムアンプとしての動作を行うもので
ある。

これらのセンスアンプを構成するＰチャンネルＭＯＳＦ
ＥＴＱＢ．ＱＩＯ等ノソースは、共通ソース線ＰＳに接
続される。この共通ソース線ＰＳにはＭＯＳＦＥＴＱ２
　６を介して動作電圧が供給される．上記ＭＯＳＦＥＴ
Ｑ２６は、特に制限されないが、ゲートに定常的に接地
電位が供給されることによって定常的にオン状態にされ
ている。

このようにしたのは、次に説明するようなブリチャージ
動作のためである。上，記センスアンプを構成するＮチ
ャンネルＭＯＳＦＥＴＱ９．Ｑｌ　ｌ等のソースは共通
ソース線ＮＳに結合される。共通ソース線ＮＳには、セ
ンスアンプを活性化させるタイミングバルスＳＡを受け
るＮチャンネルＭＯＳＦＥＴＱ２７を介して回路の接地
電位が与えられる。これにより、センスアンプは、タイ
ミングパルスＳＡがハイレベルになってＮチャンネルＭ
ＯＳＦＥＴＱ２７がオン状態になったとき、増幅動作に
必要な動作電流の供給が行われるので、相補データ線Ｄ
Ｏ，ＤＯないしＤＰ，ＤＰを通して伝えられた信号の増
幅動作を開始する。

上記相補データ線ＤＯ．ｎｏないしＤＰ．　ＤＰの間に
は、プリチャージ信号ＰＣを受けるＰチャンネル型のス
イッチＭＯＳＦＥＴＱ７等が設けられる。これらのスイ
ッチＭＯＳＦＥＴＱ７等は、プリチャージ動作のときオ
ン状態になり、上記センスアンプを構成するＰチャンネ
ルＭＯＳＦＥＴＱ８，ＱＩＯ等及びセンスアンプの共通
ソース線ＰＳに動作電圧を供給するＰチャンネルＭＯＳ
ＦＥＴＱ２６を介して供給される相補データ線ＤＯ，Ｄ
Ｏ等のブリチャージレベルを等しくするために設けられ
る．このようにセンスアンプのＰチャンネルＭＯ　Ｓ　
Ｆ　ＥＴを利用してプリチャージ回路を構成するもので
あるため、回路素子の低減を図ることができる。なお、
相補データ線ＤＯ，ＤＯないしＤＰ，ＤＰ等に、電源電
圧ＶＣＣを供給するプリチャージＭＯＳＦＥＴを設ける
構成としてもよい．例えば、上記タイミングパルスＰＣ
を受けて電源電圧Ｖｃｃを伝えるＰチャンネルＭＯＳＦ
ＥＴを各相補データ線ＤＯ，ＤＯ等に設けるようにすれ
ばよい。

上記相補データ！ＤＯ，ＤＯ等とそれに対応するセンス
アンプの入出力ノードＮＯ，Ｎｏ等の間に設けられたス
イッチＭＯＳＦＥＴＱ５，Ｑ６のゲートには、タイミン
グパルスＤＹＣが供給される． 第５図の動作タイミング図に示すように、上記タイミン
グパルスＤＹＣは、メモリアレイの１つのワτド線ＷＯ
等が選択され、１つのメモリセルの記憶情報が相補デー
タ線ＤＯ，ＤＯ等に読み出され、センスアンプの増幅動
作に必要な信号量が得られた時点でハイレベルからロウ
レベルに変化させられる。これと同期してセンスアンプ
を活性化させるタイミングバルスＳＡがロウレベルから
ハイレベルにされる．上記タイミングパルスＤＹＣのロ
ウレベルへの変化によりスイッチＭＯＳＦＥＴＱ５，Ｑ
６等がオフ状態になり、相補データ線Ｄｏ，ＤＯ等とセ
ンスアンプの入出力ノードＮＯ，ＮＯ等が分離される。

したがって、センスアンプは、上記入出力ノードＮＯ，
ＮＯのみが負荷となり、上記伝えられた信号を高速に増
幅してその入出力ノードＮｏ，Ｎｏ等のレベルを読み出
された記憶情報に従って高速に変化させる。すなわち、
相補データ線Ｄｏ，ＤＯ等には、上記のようなメモリセ
ルが多数接続されることによって、比較的大きな寄生容
量を持つものであるが、この実施例では、センスアンプ
が増幅動作を開始する時点で上記大きな寄生容量を持つ
相補データ線ＤＯ，Ｄｏ等を切り離すので、ＣＭＯＳラ
ッチ形態のセンスアンプにより、入出力ノードＮｏ，Ｎ
Ｏに伝えられた微小信号差のハイレベルとロウレベルを
高速に電源電圧Ｖｃｃのようなハイレベルと回路の接地
電位のようなロウレベルに増幅することができる．この
ような高速なレベル変化により、ＣＭＯＳインバータ回
路を構成するＰチャンネルＭＯＳＦＥＴとＮチャンネル
ＭＯＳＦＥＴとを通して流れる貫通電流の発生を抑える
ことができるので高速化と低消費電力化が実現できる． メモリセルは、ダイナミック型メモリセルのような再書
き込み（リフレッシュ動作）が不要なスタティック型で
あるため、上記のようにセンスアンプの入出力ノードを
メモリセルが結合された相補データ線から切り離しても
メモリセルの情報保持動作には何等影響を与えない。こ
の点において、ダイナミック型メモリセルに対して設け
られるシュアード型のセンスアンプの増幅動作と大きく
異なるものである。

同図のワード線ＷＯ〜Ｗｎは、図示しないＸアドレスデ
コーダ回路の出力信号により選択される。

Ｘアドレスデコーダ回路の各ワード線に対応した単位回
路は、相互において類偵のノアゲート回路等により構成
される．これらのノアゲート回路等の入力端子には、複
数ビントからなる内部相補アドレス信号が所定の組合せ
をもって印加される。

これにより、アドレス指定された１つのワード線の選択
動作が行われる。

例示的に示されて複数からなるセンスアンプに対応した
サブ相補データ線は、Ｙゲートとして作用するセレクタ
を構成するスイッチＭＯＳＦＥＴＱ２４．Ｑ２５等を介
して共通の入出力線１／０に結合される。

この入出力ｉ％Ｉｌ／０には、図示しない書き込み信号
を伝えるデータ入カバソファの出力端子と、読み出し信
号を増幅するメインアンプと出力回路からなるデータ出
力バッファの入力端子が接続される。

特に制限されないが、メモリアレイの各相補データ線に
対応して上記センスアンプが設けられる．この構成に代
え、上記例示的に示されたセンスアンブを複数の相補デ
ータ線に対して共通に用いる構成としてもよい。この場
合、上記タイミングバルスＤＹＣが供給されるスイッチ
ＭＯＳＦＥＴに、カラム選択機能を持たせるようにすれ
ばよい。すなわち、非選択状態又はワード線が選択され
る前゜のブリチャージ期間において全スイッチＭＯＳＦ
ＥＴをオン状態にしておいて、選択されるべきカラムに
対応したスイッチＭＯＳＦＥＴ群を残して他のスイッチ
ＭＯＳＰＥＴをワード線の選択動作の前にオフ状態にす
るようにすればよい．この後は、前記第５図を参照して
説明したと同様な動作により読み出し動作を行うことが
できる。

この実施例では、特に制限されないが、上記のように複
数ビントの読み出しが正しく行われた否かをチェックす
るパリティチェック回路が設けられる．このバリティチ
ェフク回路は、上記センスアンプの入出力ノードに直接
的に設けられることによって高集積化と高速化を図るも
のである。

すなわち、非反転の相補データ線ＤＯに対応したサブ相
補データ線（入出力ノードＮＯ）にゲートが接続された
一対のＭＯＳＦＥＴＱｌ２．Ｑｌ３と、反転の相補デー
タ線ＤＯに対応したサブ相補データｖＡ（入出力ノード
Ｎｏ）にゲートが結合された一対のＭＯＳＦＥＴＱ１　
′４，Ｑｌ　５が設けられる。

上記２組からなる一対のＭＯ　Ｓ　Ｆ　ＥＴのうち、一
方のＭＯＳＦＥＴＱ１２とＱ１４の入力側のソース，ド
レインは共通化されて、特に制限されないが、センスア
ンプを活性化させる接地電位が伝えられる共通ソース線
ＮＳに接続される。他方のＭＯＳＦＥＴＱＩ　３とＱ１
５の入力側のソース，ドレインは、共通化されて上記セ
ンスアンプを活性化させるハイレベル側の電源電圧Ｖｃ
ｃが伝えられる共通ソース線ＰＳに結合される．上記反
転側の相補データ線ＤＯに対応したサプ相補データ線に
ゲートが結合されたＭＯＳＦＥＴＱＩ　４とＱｌ５の出
力側のソ７ス．ドレインは、交差接続されて上記ＭＯＳ
ＦＥＴＱＩ　３とＱ１２の出力側のソース，ドレインに
それぞれ接続される。

上記相補データ線ＤＯ，ＤＯに隣接する相補デ一夕線Ｄ
ｉ．ＤＩに対応したサブ相補データ線にも上記類似の回
路が設けられる。すなわち、非反転の相補データ線ＤＩ
に対応したザブ相補データ線にゲートが接続された一対
のＭＯ　Ｓ　Ｆ　ＥＴＱ　１６．Ｑ１７と、反転の相補
データ線Ｄｉに対応したサプ相補データ線にゲートが結
合されたＭＯＳＦＥＴＱＩ　８．Ｑｌ　９が設けられる
。

上記２組からなる一対のＭＯ　Ｓ　Ｆ　ＥＴのうち、一
方（７）ＭＯＳＦＥＴＱＩ　６とＱ１８の入力側のソー
ス，ドレインは共通化されて、上記相補データ線ＤＯ，
ＤＯに対応して設けられるＭＯＳＦＥＴＱｌ２，Ｑ１５
の出力側のソース，ドレインに接続される。他方のＭＯ
ＳＦＥＴＱＩ　７とＱ１９の入力側のソース，ドレイン
は、共通化されて上記相補データ線ＤＯ．ＤＯに対応し
て設けられるＭＯＳＦＥＴＱＩ　３，Ｑｌ　４の出力側
のソース，ドレインに接続される．以下、図示しない他
の相補データ線に対応したサブ相補データ線についても
上記同様な構成の回路がそれぞれに設けられ力不ケード
接続される。そして、最終の相補データ線ＤＰ．ＤＰに
設けられるメモリセルには、奇数又は偶数パリティビッ
トが記憶される。この相補データ線ＤＰ，ＤＰに対応し
たサブ相補データ線にも上記類似の回路が設けられる．
そして、その出力側には、タイミングパルスＤＰを受け
るスイッチＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ａとＱ．を介
して上記センスアンプと類似のＣＭＯＳラッチ形態の増
幅回路ＤＰＡが設けられる．この増幅回路ＤＰＡには、
タイミングパルスＰＡ，ＰＡを受けて電源電圧Ｖｃｃと
回路の接地電位を供給するＰチャンネル型スイッチＭＯ
ＳＦＥＴＱ２８とＮチャンネル型スイソチＭＯＳＦＥＴ
Ｑ２９が設けられる． なお、共通ソース線ＰＳとＮＳ及び上記各単位回路にお
けるスイッチＭＯＳＦＥＴＱ１２．Ｑｌ３の出力側のソ
ース，ドレイン間には、短絡用（ブリチャージ用）のＭ
ＯＳＦＥＴＱ２　２、Ｑ２３及びＱ３０等が設けられ、
タイミングパルスＤＡＰＣによりスイッチ制御される。

この実施例のパリティチェック回路の動作は、次の通り
である． 相補データ線ＤＯ，ＤＯに読み出された信号がハイレベ
ルなら、言い換えるならば、非反転の相補データ線ＤＯ
がハイレベルで、反転の相補データ＆ｉＤＯのレベルが
ロウレベルなら、センスアンプの増幅動作によってＭＯ
ＳＦＥＴＱｌ２とＱ１３がオン状態になる．それ故、次
段にはＭＯＳＦＥＴＱ１２を通してロウレベルの信号が
、ＭＯＳＦＥＴＱ１３を通してハイレベルの信号が伝え
られる。

次段の相補データ線Ｄｉ，Ｄｉに読み出された信号が同
様にハイレベルなら、言い換えるならば、非反転の相補
データｍＤ１がハイレベルで、反転の相補データＩＤＩ
のレベルがロウレベルなら、センスアンプの増幅動作に
よってＭＯＳＦＥＴＱ１６とＱ１７がオン状態になる。

それ故、次段にはＭＯＳＦＥＴＱ１６を通してロウレベ
ルの信号が、ＭＯＳＦＥＴＱＩ　７を通してハイレベル
の信号が伝えられる．すなわち、上記信号レベルがその
ままスルーして伝えられる．以下、全ビットがハイレベ
ル（論理“ｌ”）のとき、増幅回路の出力はハイレベル
になる．上記パリティビフト（ＤＰ）を含んで全ビット
が奇数ビットからなるときには、奇数パリティ方式を採
るものとなる．相補データ線ＤＯ，ＤＯに読み出された
信号がロウレベルなら、言い換えるならば、非反転の相
補データ線ＤＯがロウレベルで、反転の相補データ線Ｄ
Ｏのレベルがハイレベルなら、センスアンプの増幅動作
によってＭＯＳＦＥＴＱ１４とＱ１５がオン状態になる
．それ故、次段にはＭＯＳＦＥＴＱ１４を通してロウレ
ベルの信号が、ＭＯＳＦＥＴＱ１５を通してハイレベル
の信号が交差的に伝えられる。他の全データが上記同様
にハイレベルならそのまま伝えられるので、パリティビ
ットに論理“０”を書き込んで、そこで再びハイレベル
とロウレベルを逆転させて上記増幅回路ＤＰＡ側でみれ
ば、出力信号がハイレベルになるようにする。上記複数
ビットのうちいずれか１ビットが誤っているときには、
増幅回路ＤＰＡの出力信号がロウレベルになり、ＭＯＳ
ＦＥＴＱ１３をオフ状態にする。それ故、セレクタの選
択信号ＹＯによってＭＯＳＦＥＴＱ３２がオン状態にさ
れたとき、インバータ回路を通した出力信号がロウレベ
ルＤＰＥになってパリティエラーを表示する．偶数パリ
ティ方式を採るごときには、上記の場合と異なり信号Ｄ
ＰＥのロウレベルを持ってパリティエラーとするもので
ある． この実施例では、パリティチェック回路を構成する伝送
ゲートＭＯＳＦＥＴがセンスアンプの入出力ノードが結
合されたサブ相補データ線に直結されるものであるため
、高速化と高集積化を実現できるものである． 〔実施例２〕 第２図には、この発明の他の一実施例の要部回路図が示
されている． 上記のように高速読み出しのために、センスアンプの入
出力ノードをメモリアレイの相補データ線から切り離す
構成では、メモリアレイの実質的な選択期間を短くでき
る。このことに着目して、メモリセルをデュルアボート
構成とする。すなわち、メモリセルＭＣは、第１図に示
したように記［ＭＯ　Ｓ　Ｆ　ＥＴＱ　１とＱ２及び抵
抗Ｒｌ，Ｒ２からなる記憶部を共通として、アドレス選
択用の伝送ゲートＭＯＳＦＥＴを２対設ける。そのうち
の一対のＭＯ　Ｓ　Ｆ　ＥＴのゲートをワード線ＷＲＯ
に接続し、その人出力ノードを相補データ線ＤＲＯ，Ｄ
ＲＯに接続させる。他方のＭＯ　Ｓ　Ｆ　ＥＴのゲート
をワード線ＷＬＯに接続し、その入出力ノードを相補デ
ータ線ＤＬＯ，ＤＬＯに接続させる。これにより、１つ
のメモリセルＭＣは、右側ポートに対応したワード線Ｗ
ＲＯと相補データ線ＤＲＯ．ＤＲＯとの交点と、左側ボ
ートに対応したワード線ＷＬＯと相補データ線ＤＬＯ，
ＤＬＯとの交点とに共通に設けられる。

このように、この実施例のメモリアレイは、２組からな
るワード線とデータ線との交差点に２つの入出力ノード
を持つメ゛モリセルがマトリックス配置される。

そして、上記右側相補データ線ＤＲＯ．ＤＲＯ等には、
前記第１図と同様なセンスアンプ、パリティチェツク回
路及びセレクタが設けられ右側の入出力線Ｉ／Ｏが設け
られる。

上記左側相補データ線ＤＬＯ，ＤＬＯ等には、ブランク
ボックスとして示した上記スイッチＭＯＳＦＥＴＱ５，
Ｑ６等に対応した高速読み出し用のデータ線スイッチ回
路ＳＷ１センスアンプ、パリティチェツク回路、セレク
タ及び入出力＆１　１　／０が設けられる。すなわち、
２つの入出力ボートは、メモリアレイを中心にして左右
対称的に設けられるものである。

このようなデュアルボートＲＡＭでは、上記のように右
側のボートからメモリアレイをアクセスしてデータの読
み出しを行うとき、選択されたメモリセルからの読み出
し信号がセンスアンプの増幅動作に必要な信号量になっ
た後は、タイミングパルスＤＹＣによりスイッチ制御さ
れるＭＯＳＦＥＴＱ５，Ｑ６をオフ状態にする。上記の
ような信号量の読み出し時間は、極く短いから右側のセ
ンスアンプ等による読み出し動作と並行してメモリアレ
イのワード線の選択動作をクリアして左側のボートから
メモリアレイをアクセスして別のアドレスにデータの書
き込み／又は読み出しを行うことができる．これにより
、いっそうの高速動作化が可能になる．このようなデュ
アルボートのＲＡＭは、後述するようなキャッシュメモ
リに適したものとなる． 〔実施例３〕 第３図には、比較機能を付加したＲＡＭの一実施例の要
部回路図が示されている。

この実施例のＲＡＭは、前記第１図に示した実施例のＲ
ＡＭに記憶情報と外部から供給された情報との比較一致
検出を行う比較回路が付加された例が示されている．そ
れ故、メモリアレイ、センスアンプ及びパリティチェツ
ク回路等は前述の説明と同様であるのでその説明を省略
する．この実施例では、相補データ線ＤＯ，Ｄｏに対応
したセンスアンプの入出力ノードであるサブ相補データ
線ＮＯ，ＮＯに、比較回路を構成する一対のＭＯＳＦＥ
ＴＱ４０，Ｑ４１の一方のソース，ドレインが結合され
る．これら一対のＭＯＳＦＥＴＱ４０，Ｑ４１の他方の
ソース，ドレイン共通接続されて出力ＭＯＳＦＥＴＱ４
２のゲートに接続される．出力ＭＯＳＦＥＴＱ４　２の
ソースは接地電位に接続される．この出力ＭＯＳＦＥＴ
Ｑ４２のドレインは、同様な他の相補データ＊Ｄ１，Ｄ
１ないしＤＰ，ＤＰに対応してサブ相補データ′線に設
けられる比較回路の出力ＭＯ　Ｓ　Ｆ　ＥＴのドレイン
と共通接続される。すなわち、出力ＭＯＳＦＥＴＱ４２
等のドレインは、ワイヤード論理が採られる． 上記サブ相補データ線ＮＯ，ＮＯに対応した一対のＭＯ
ＳＦＥＴＱ４０，Ｑ４１のゲートには、比較すべき外部
からの信号が供給される。例えば、この実施例のＲＡＭ
をキャッシュメモリに利用する場合、後述するようなア
ドレスタグが供給される．記憶情報と対応する外部信号
は相補レベルで供給される．例えば、読み出された記憶
情報により非反転のサブ相補データ線ＮＯがハイレベル
で、反転のサブ相補データ線Ｎｏがロウレベルなら、そ
れに対応した外部からの信号によりＭＯＳＦＥＴＱ４０
のゲートに供給される入力信号がロウレベルで、ＭＯＳ
ＦＥＴＱ４　１のゲートに供給される入力信号がハイレ
ベルになるように供給される。

これにより、外部入力信号のハイレベルによりＭＯＳＦ
ＥＴＱ４　１がオン状態にな′り、反転のザブ相補デー
タ線ＮＯのロウレベルを出力ＭＯＳＦＥＴＱ４２のゲー
トに伝えるので、出力ＭＯＳＦＥＴがオフ状態になる． 上記の場合とは逆に読み出された記憶情報により非反転
のサブ相補データ線ＮＯがロウレベルで、反転のサブ相
補データ線ＮＯがハイレベルなら、それに対応した外部
からの信号によりＭＯＳＦＥＴＱ４０のゲートに供給さ
れる入力信号がハイレベルで、ＭＯＳＦＥＴＱ４　１の
ゲートに供給される入力信号がロウレベルになるように
供給される．これにより、外部入力信号のハイレベルに
よりＭＯＳＦＥＴＱ４０がオン状態になり、非反転のザ
ブ相補データ！Ｎ，０のロウレベルを出力ＭＯＳＦＥＴ
Ｑ４２（７）ゲートに伝えるノテ、出力ＭＯ−ＳＦＥＴ
がオフ状態になる．全ビットが上記のように一致したな
ら、出力ＭＯ　Ｓ　Ｆ　ＥＴがオフ状態になるので、共
通接続されたドレインのレベルはハイレベルに維持され
る． これに対して、上記記憶情報に対して外部入力信号が不
一致のときには、入力レベルが上記の場合とは逆になる
のでＭＯＳＦＥＴＱ４０がオン状態に、ＭＯＳＦＥＴＱ
４　１がオフ状態になる。これによって、ＭＯＳＦＥＴ
Ｑ４０を通して非反転のサブ相補データ線Ｎｏのハイレ
ベルが出力ＭＯＳＦＥＴＱ４２のゲートに伝えられる。

これにより出力ＭＯＳＦＥＴＱ４２がオン状態とになっ
て、その共通接続されたドレインのレベルをロウレベル
に引き抜く。このようにいずれか１ビットでも不一致の
ものがあれば、上記出力ＭＯ　Ｓ　Ｆ　ＥＴの共通化さ
れたドレインをロウレベルにして不一致検出を行うもの
である． 例えば、比較回路として第６図に示すような回路がある
．このような比較回路は連想メモリ等に利用されている
．このような比較回路を用いた場合には、出力線に単位
回路当たり２個のＭＯＳＦＥＴＱ４３，Ｑ４５が結合さ
れるため、出力線の寄生容量を増大させる。また、出力
線の引き抜きは直列接続された２つのＭＯＳＦＥＴＱ４
３とＱ４４又はＱ４５とＱ４６とにより行われるため、
その合成コンダクタンスが大きくなる。これにより、動
作速度が遅くなるとともに占有面積が大きいという問題
がある。

これに対して、この実施例の比較回路では、上記のよう
に出力線には１つのＭＯＳＦＥＴＬか接続されないから
、ＭＯＳＦＥＴのサイズが第６図のＭＯＳＦＥＴと同じ
なら出力線の寄生容量を半分に減らすことができる。そ
して、出力線のプリチャージレベルの引き抜きは、１つ
の出力ＭＯＳＦＥＴで行われるから素子サイズが同じな
ら、コンダクタンスを上記第６図の回路の２倍に大きく
できる。この実施例の比較回路は、上記のような負荷容
量の低減とディスチャージ電流の増大化によって大幅な
高速動作化が可能になる。また、１ビット当たり、ＭＯ
ＳＦＥＴの数が３個と少なくできるから占有面積の低減
も可能になる。そして、比較回路をセンスアンプが設け
られるサブ相補デ一夕線に直結させて、アレイ状態に構
成することにより、信号線の引き回しによる信号伝播遅
延時間を最小にできるからいっそうの高速化と、高集積
化が可能なる． 第４図には、この発明が適用されるキャッシュメモリの
一実施例のブロック図が示されている．同図のキャッシ
ュメモリは、前記同様な公知の半導体集積回路の製造技
術によって、単独に又は例えばマイクロプロセッサ等と
ともに１つの半導体基板上において形成される． 特に制限されないが、キャッシュメモリは、メモリ部と
コントロール部とから構成される。メモリ部は、ディレ
クトリメモリＤＬＭと、データメモリＤＴＭ及びバッツ
ァメモリＢＭ及びライトバンファＷＢとから構成される
。コントロール部は、Ｌ　Ｒ　Ｕ　（Ｌｅａｓｔ　Ｒｅ
ｃｅｎｔｌｙ　Ｕｓｅｄ　）方式のブロック置換制硼回
路ＬＲＵ、タグ比較回路ＴＣＰ及びこれらの回路の制御
するコントロール回路ＣＮＴとから構成される． 上記ライトバソファＷＢは、書き込みアドレス及び書き
込みデータを一時的に保持するものであり、マイクロプ
ロセッサ等は、書き込みモードのとき、後述するように
上記ライトバッツ，ＷＢへの書き込みをもって書き込み
動作を終了させる。

ライトバンファＷＢは、２つの内部バスに接続される。

一方の内部アドレスバスＡＤとデータパスＤＴは、マイ
クロプロセッサＭＰＵ側のバスに結合されるボートに接
続される。他方の内部アドレスバスＡＤ’　とデータパ
スＤＴ’　は、後述するようなメインメモリ側のバスと
結合されるボートに接続される。これにより、メインメ
モリをアクセスするためのアドレス信号は、このライト
バッファを介してメインメモリに伝えられる．ライトバ
ンファＷＢのうち、データが格納されるデータバッファ
は読み出し動作のときにも利用され、キャッシュメモリ
又はメインメモリから読み出されたデータは、一旦この
データバッファを通ってマイクロプロセッサが結合され
るＭＰＵバス側に読み出される．上記データバッファは
、双方向バスドライバとしての機能も持つものである。

バッファメモリＢＭは、キャッシヱメモリからのデータ
読み出しのとき又はメインメモリとキャッシュメモリと
の間でのデータ転送のときデータをブロック単位で転送
するときに用いられる。例えばメインメモリとキャッシ
ュメモリのデータメモリＤＴＭとの間のデータ転送は、
上記バッファメモリＢＭを介してブロック単位で行われ
る。また、キャッシュヒットのときの読み出しは、上記
バッファメモリＢＭに読み出された１ブロックのデータ
のうち１ワードが選ばれて出力される。

このバフファメモリＢＭは、上記のようなデータ転送の
ためにメインメモリ側とのデータ授受を行うボートと、
データメモリＤＴＭとのデータ授受を行うポートとを持
つデュアルボートのレジスタから構成される．上記デー
タメモリＤＴＭに対しては、そこから読み出されたデー
タを直接にメインメモリ側の内部データバスＤＴ’　に
出力させる信号パスも設けられる．このようなデュアル
ポート機能は、前記第２図のＲＡＭにより実現できるも
のである． ディレクトリメモリＤＬＭは、データメモリＤＴＭの同
一カラム位置に格納されているデータのメインメモリ上
でのアドレスの上位数ｌＯビットのアドレス信号がアド
レスタグとして格納されている．マイクロプロセッサよ
りキャッシュメモリのアドレスバスＡＤに与えられるア
ドレス信号のうち、カラムアドレス部ＣＬＭが、ディレ
クトリメモリＤＬＭとデータメモリＤＴＭの共通のデコ
ーダに供給される。これにより、ディレクトリメモリＤ
ＬＭからのアドレスタグと、データメモリＤＴＭからの
データとが同時に出力される．このうち、データメモリ
ＤＴＭからは１ブロック分のデータが一括して読み出さ
れ、それがバッファメモリＢＭに転送される． 上記ディレクトリメモリＤＬＭから読み出されたアドレ
スタグは、タグ比較回路ＴＰＯの一方の入力に供給され
る。このタグ比較回路ＴＣＰの他方の入力には、すでに
マイクロプロセッサ側から与えられたアドレスＡＤのう
ち、タグ部のアドレスＴＡＧが供給されている．したが
って、タグ比較回路ＴＣＰは、上記ディレクトリメモリ
ＤＬＭからアドレスタグが出力されると、直ちに比較動
作を行い一致（キャッシュヒット）か不一致（ミスヒン
ト）かを示す信号ＣＨを形成して出力する。

同図では、タグ比較回路ＴＣＰをディレクトリメモリＤ
ＬＭと別ブロックで示しているが、第３図の実施例のＲ
ＡＭを用いることによって、ディレクトリメモリＤＬＭ
とタグ比較回路ＴＣＰとを一体的に、言い換えるならば
、ディレクトリメモリＤＬＭにタグ比較回路ＴＣＰを組
み込むことができる。

キュッシュヒットであると、データメモリＤＴＭ内の対
応するカラム位置から読み出されて、バッファメモリＢ
Ｍに転送されているｌブロック分のデータのうち、アド
レスの下位２ビットにより指定される１ワードのデータ
が図示しないセレクタによって選択され、データパスＤ
Ｔ’及びデータバッファ及びデータパスＤＴを通してマ
イクロプロセッサ側に伝えられる。

ミスヒントであると、上記内部アドレスバスＡＤ、ライ
トバッファＷＢのアドレスバッファ及び内部アドレスバ
スＡＤ’　を通してメインメモリバスにアドレス信号が
伝えられてメインメモリがアクセスされて、データの読
み出しが行われる。そして、メインメモリから読み出さ
れたデータは、メインメモリのデータパス、上記内部バ
スＤＴ’データバッフブ及び内部バスＤＴを通してマイ
クロプロセッサ側に伝えられる。

データの書き込み時にミスヒントが生じると、ライトバ
ンファＷＢに保持されたアドレス信号と書き込みデータ
により、メインメモリをアクセスして書き込み動作が行
われる。このとき、キャッシュメモリにもそのアドレス
とデータの格納が並行して行われる． 上記ディレクトリメモリＤＬＭには、特に制限されない
が、各カラム毎にｌビ７トづつマイクロプロセッサＭＰ
Ｕが要求するデータがメインメモリからキャッシュメモ
リへブロック転送中であるか否かを示す転送ビットＢＴ
が設けられている。

また、バフファメモリＢＭの各ワード毎に対応してデー
タが有効であるか無効であるかを示すビットＢＢＶが設
けられている。これらの各ビットＢＴ及びＢＢＶの状態
は、コントロール回路ＣＮＴにより監視され、データの
転送制御に反映されるとともに、コントロール回路ＣＮ
Ｔがデータ転送の流れに応じて上記ビットの書き換えを
行う。

例えば、マイクロプロセッサから与えられたアドレスの
タグ部の比較の結果、キャッシュヒソトした場合にはカ
ラム位置のビットＢＴを調べて、論理“０”なら所望の
データがデータメモリＤＴＭ内にあるので、そのデータ
メモリＤＴＭのデータを内部データパスＤＴ’を介して
データバソファに入力するとともに、キャッシュヒット
信号をマイクロプロセッサへ返す． キフヤッシュヒットの場合でも転送ビットＢＴが論理“
１”なら、所望のデータはバッファメモリＢＭ内にある
ので、バッツァメモリＢＭ内のビットＢＢＶを調べて、
論理″１”のときにはそのワードデータを内部データパ
スＤＴ’　を介してデータバッファに入力して、キャッ
シュヒント信号をマイクロプロセッサへ返す。上記ビッ
トＢＢＶが論理“０′なら、メインメモリからのデータ
転送によりＢＢＶが論理“１”になるまで待ち、論理“
１”になった時点でそのワードデータを内部データバス
ＤＴ”を介してデータバフファに入力して、キャッシュ
ヒット信号をマイクロプロセッサへ返す。これとともに
、コントロール回路ＣＮＴは、ブロック転送要因が発生
すると、まずディレクトリメモリＤＬＭ内の対応するビ
ットＢＴを論理“１゛にセットしてからデータ転送を開
始し、その転送状態に応じてバッファメモリＢＭのビッ
トＢＢＶを論理“ｌ”にセットし、ブロック内のすべて
のワードデータのビットＢＢＶが論理“１”になった時
点でバッファメモリＢＭ内のデータをメインメモリ又は
データメモリＤＬＭへ転送する。この転送が終了すると
、ビットＢＢ■及びディレクトリメモリＤＬＭ内のビッ
トＢＴを論理″０”にリセットする。

このようなキャッシュメモリのメモリ部に、上記第１図
ないし第３図の実施例のＲＡＭを用いることによって、
高速化と高集積化を実現できるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１）スタティック型メモリセルが結合された相補デー
タ線の信号を受けて動作タイミングパルスに同期してそ
の増幅動作を開始するＣＭＯＳランチ形態のセンスアン
プを設け、このセンスアンプが増幅動作を開始するとき
センスアンプの入出力ノードと相補データ線との寄生容
量を実質的に切り離すスイッチ素子を設けることによっ
て、センスアンプの負荷を軽減できるから高速化と低消
費電力化が可能になるという効果が得られる。

（２）上記スタティック型メモリセルとして、記憶部に
対してアドレス選択用のスイッチＭＯＳＦＥＴが２対設
けられたデュアルボート機能を付加することにより、上
記センスアンプによる実質的なメモリアレイの読み出し
時間が短《できるからメモリアレイ部の高速アクセスが
可能になるという効果が得られる． （３）メモリセルが結合された相補データ線に対応して
設けてられたセンスアンプの相補出力信号のうちの一方
の出力信号を受ける一対のスイッチＭＯＳＦＥＴＱＩ　
２，Ｑｌ　３と、他方の出力信号を受ける一対のＭＯＳ
ＦＥＴＱＩ　４，Ｑｌ　５と、上記ＭＯＳＦＥＴＱＩ　
２とＱ１４及びＭＯＳＦＥＴＱ１３，Ｑｌ５の入力側ノ
ードを共通接続して相補レベルを供給するとともに、上
記他方のＭＯＳＦＥＴＱＩ　４．Ｑｌ　５の出力側ノー
ドを交差接続させて一方のＭＯＳＦＥＴＱｌ２，Ｑ１３
の出力側ノードに結合させた単位回路が複数個カスケー
ド接続することによって、高速化と高集積化を図ったパ
リティチェック回路を得ることができるという効果が得
られる． （４）メモリセルが結合された相補データ線に対応して
設けてられたセンスアンプの相補出力信号が一方のソー
ス，ドレインに供給され、そのゲートに対応する比較信
号が供給され、他方のソース，ドレインが共通化された
一対のスイッチＭＯＳＦＥＴと、上記共通化された他方
のソース５　ドレインにゲートが結合された出力ＭＯ　
Ｓ　Ｆ　ＥＴとからなる単位の比較回路を構成すること
により、比較回路の高速化と高集積化を実現するこ゜と
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない．例えば、第１図ないし
第３図において、センスアンプに電源電圧Ｖｃｃを供給
するＭＯＳＦＥＴＱ２６は、センスアンプの動作期間に
ロウレベルに変化するタイミングパルスＳＡを供給する
ものであうでもよい．これに応じて、メモリアレイの相
補データ線には、それぞれブリチャージ用のＭＯ　Ｓ　
Ｆ　ＥＴを設けるものとしてもよい。また、センスアン
プの入出力ノードと相補データ線とを分離するＮチャン
ネルＭＯＳＦＥＴＱ５，Ｑ６は、ＰチャンネルＭＯＳＦ
ＥＴ又はＰチャンネルＭＯＳＦＥＴとＮチャンネノレＭ
Ｏ　Ｓ　Ｆ　ＥＴとからなるＣＭＯＳスイッチ回路に置
き換えるもの、あるいは上記センスアンプの入出力ノー
ドと相補データ線とは少なくとも容量的に分離できれば
よいから適当な抵抗値を持つ抵抗素子に置き換えるもの
であってもよい。

パリティチェック回路に供給するハイレベルとロウレベ
ルは、上記センスアンプの動作を制御する共通ソース線
に代えてハイレベルとロウレベルの供給するスイッチＭ
Ｏ　Ｓ　Ｆ　ＥＴを用いるものであってもよい。バリテ
ィチェツク回路及び比較回路は、グイナミソク型メモリ
セルから読み出された信号を受けるものであってもよい
。

この発明は、半導体記憶装置として広く利用できるもの
である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、スタティック型メモリセルが結合された相補
データ線の信号を受けて動作タイミングパルスに同期し
てその増幅動作を開始するＣＭＯＳランチ形態のセンス
アンプを設け、このセンスアンプが増幅動作を開始する
ときセンスアンプの入出力ノードと相補データ線との寄
生容量を実質的に切り離すスイッチ素子を設けることに
よって、センスアンプの負荷を軽減できるから高速化と
低消費電力化が可能になる。メモリセルが結合された相
補データ線に対応して設けてられたセンスアンプの相補
出力信号のうちの一方の出力信号を受ける一対のスイッ
チＭＯ　Ｓ　Ｆ　ＥＴＱ１２，Ｑ１３と、他方の出力信
号を受ける一対のＭＯＳＦＥＴＱ１４，Ｑ１５と、上記
ＭＯＳＦＥＴＱ１２とＱ１４及びＭＯＳＦＥＴＱｌ３，
Ｑｌ５の入力側ノードを共通接続して相補レベルを供給
するとともに、上記他方のＭＯＳＦＥＴＱＩ　４，Ｑ１
５の出力側ノードを交差接続させて一方のＭＯＳＦＥＴ
ＱＩ　２，Ｑｌ　３の出力側ノードに結合させた単位回
路が複数個カスケード接続することによって高速化と高
集積化を図ったバリティチェック回路を得ることができ
る。メモリセルが結合された相補データ線に対応して設
けてられたセンスアンプの相補出力信号が一方のソース
，ドレインに供給され、そのゲートに対応する比較信号
が供給され、他方のソース，ドレインが共通化された一
対のスイッチＭＯＳＦＥＴと、上記共通化された他方の
ソース，ドレインにゲートが結合された出力ＭＯＳＦＥ
Ｔとからなる単位の比較回路を構成することにより、比
較回路の高速化と高集積化を実現することができる。

【図面の簡単な説明】

第１図は、この発明に係るＲＡＭ一実施例を示す要部回
路図、 第２図は、この発明に係るＲＡＭの他の一実施例を示す
要部回路図、 第３図は、この発明に係るＲＡＭの更に他の一実施例を
示す要部回路図、 第４図は、この発明が適用されるキャッシュメモリの一
実施例を示すブロック図、 第５図は、上記上記ＲＡＭのセンスアンプの動作を説明
するためのタイミング図、 第６図は、従来の比較回路の一例を示す回路図である．

Claims (1)

1. 【特許請求の範囲】 １、スタティック型メモリセルが結合された相補データ
   線の信号を受けて動作タイミングパルスに同期してその
   増幅動作を開始するＣＭＯＳラッチ形態のセンスアンプ
   と、上記センスアンプが増幅動作を開始するときセンス
   アンプの入出力ノードと相補データ線との寄生容量を実
   質的に切り離すスイッチ素子又は抵抗手段とを含むこと
   を特徴とする半導体記憶装置。 ２、上記スタティック型メモリセルは、記憶部に対して
   アドレス選択用のスイッチＭＯＳＦＥＴが２対設けられ
   、上記２対のスイッチＭＯＳＦＥＴに対応して２対の相
   補データ線及びワード線がそれぞれ設けられるものであ
   り、上記２対の相補データ線のそれぞれに上記センスア
   ンプ及びスイッチ素子又は記憶素子が設けられるもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体記憶装置。 ３、メモリセルが結合された相補データ線に対応して設
   けられたセンスアンプの相補出力信号のうちの一方の出
   力信号を受ける一対のスイッチＭＯＳＦＥＴＱ１２、Ｑ
   １３と、他方の出力信号を受ける一対のＭＯＳＦＥＴＱ
   １４、Ｑ１５と、上記ＭＯＳＦＥＴＱ１３とＱ１４及び
   ＭＯＳＦＥＴＱ１３、Ｑ１５の入力側ノードを共通接続
   して相補レベルを供給するとともに、上記他方のＭＯＳ
   ＦＥＴＱ１４、Ｑ１５の出力側ノードを交差接続させて
   一方のＭＯＳＦＥＴＱ１２、Ｑ１３の出力側ノードに結
   合させた単位回路が複数個カスケード接続されてなるパ
   リテイチェック回路を含むことを特徴とする半導体記憶
   装置。 ４、上記カスケード接続される単位回路のうち、最終段
   の単位回路の出力側ノードには、動作タイミングパルス
   に同期してその増幅動作を開始するＣＭＯＳラッチ形態
   の増幅回路が設けられるものであることを特徴とする特
   許請求の範囲第３項記載の半導体記憶装置。 ５、メモリセルが結合された相補データ線に対応して設
   けられたセンスアンプの相補出力信号が一方のソース、
   ドレインに供給され、そのゲートに対応する比較信号が
   供給され、他方のソース、ドレインが共通化された一対
   のスイッチＭＯＳＦＥＴと、上記共通化された他方のソ
   ース、ドレインにゲートが結合された出力ＭＯＳＦＥＴ
   とからなる単位の比較回路を備えてなることを特徴とす
   る半導体記憶装置。 ６、上記単位の比較回路の出力ＭＯＳＦＥＴは、他の単
   位の比較回路の出力ＭＯＳＦＥＴとともに実質的な論理
   積回路を構成するよう接続されるものであることを特徴
   とする特許請求の範囲第５項記載の半導体記憶装置。