JP2007226903A - 同期型メモリのコントロールシステム - Google Patents

Abstract

【課題】同期型メモリにおけるクロックの同期状態及びメモリコントローラにおける位相調整状態のロック状態が外れてしまった場合にアクセスエラーが発生してしまう。
【解決手段】同期型メモリと、同期型メモリをコントロールするメモリコントローラと、からなるメモリコントロールシステムを提供する。同期型メモリは、外部クロック信号に同期した同期型メモリ内部の内部クロック信号を生成する内部同期信号生成回路と、外部クロック信号と内部クロック信号との同期状態を監視して同期型メモリ内部の同期状態がエラー状態か否かを示す同期状態判定信号を生成する同期状態判定信号生成回路と、メモリコントローラから位相調整状態判定信号を入力する入力ノードと、同期状態判定信号と、位相調整状態判定信号と、に基づいてエラー検知信号を出力可能なエラー信号出力回路と、を有する。
【選択図】図４

Description

本発明は、同期型メモリと同期型メモリをコントロールするメモリコントローラからなるメモリコントロールシステムに関する。

近年、マイクロプロセッサの動作速度の向上に伴い、高速アクセスを実現するために、主記憶装置として用いられるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）等、クロック信号に同期して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）が用いられている。そして、近年では、更なる高速アクセスを可能とするため、クロック信号の立上がり及び立下りの両エッジでデータをやりとりするダブルデータレートＳＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと称す）が普及してきている。

このＤＤＲ−ＳＤＲＡＭ等の高速ＳＤＲＡＭにおいては、高速アクセスを行う際にデータのやりとりを確実に行うために、ディレイロックドループ回路（以下、ＤＬＬと称す）を用いてクロックの位相調整が行われている。図１は、従来におけるＤＤＲ−ＳＤＲＡＭの概略ブロック図を示した図である。各部の説明については後述するが、ＤＬＬ１０３によって外部クロックと内部クロックとの同期を調整している。

ところが、一般的にはシステムノイズ等によりＤＤＲ−ＳＤＲＡＭのＤＬＬの位相ロックが外れてしまうことがあり、その場合データのマージンが損なわれてアクセスエラーが発生することが懸念されている。

この問題を解決するために、特許文献１の発明では、ＤＬＬのロック状態（内部クロックと外部クロックとの位相が揃っている状態）を検出してアンロック時のアクセス処理を停止する方法が提案されている。図２は、特許文献１の発明の概略図である。図２のアンロック検出回路２１３がＤＬＬ２０３のロック状態を監視し、アンロック時にはその旨を示す信号をメモリ内部の出力バッファ２１１やコマンドデコーダ２０５や、あるいは図外のメモリコントローラに対して出力することで、アンロック時のアクセス処理を停止することを実現している。
特開２０００−１８７９８１号公報

しかしながら、ＤＤＲ−ＳＤＲＡＭを使用する一般的なシステムでは、メモリコントローラ側でもＤＬＬを使用し、ＤＤＲ−ＳＤＲＡＭとのデータの読出／書込時の位相調整を行っているが、従来技術を用いた場合には、メモリコントローラ側でのＤＬＬのロック状態が不良の場合には依然としてアクセスエラーが発生するという課題がある。

また、特許文献１の発明ではＤＤＲ−ＳＤＲＡＭからデータ読出時のアクセスエラーしか考慮されていないが、ＤＤＲ−ＳＤＲＡＭへの書込時においてもメモリコントローラ側のＤＬＬの位相ロックが外れてしまった場合には、同様にアクセスエラーが発生してしまう。

そこで、本発明は、かかる課題に鑑みてなされたものであり、同期型メモリにおけるクロックの同期状態及びメモリコントローラにおける位相調整状態に応じた処理を実行することでアクセスエラーをより一層低減させたメモリコントロールシステムを提供することを目的とする。

そこで、本発明においては、かかる課題を解決するために、同期型メモリと、同期型メモリをコントロールするメモリコントローラと、からなるメモリコントロールシステムを提供する。同期型メモリは、外部クロック信号に同期した同期型メモリ内部の内部クロック信号を生成する内部同期信号生成回路と、前記外部クロック信号と前記内部クロック信号との同期状態を監視して同期型メモリ内部の同期状態がエラー状態か否かを示す同期状態判定信号を生成する同期状態判定信号生成回路と、メモリコントローラから、後記位相調整状態判定信号を入力する入力ノードと、同期状態判定信号と、位相調整状態判定信号と、に基づいてエラー検知信号を出力可能なエラー信号出力回路と、を有する。また、メモリコントローラは、同期型メモリへのデータ入力時又は同期型メモリからのデータ出力時のメモリコントローラ内部のクロックの位相調整状態がエラー状態か否かを示す前記位相調整状態判定信号を出力する位相調整状態判定信号出力回路を有する。

また、同期型メモリは、メモリコントローラからの制御信号及びエラー検知信号に基づいて内部制御信号を出力する内部制御回路を有していてもよく、内部制御回路は、エラー検知信号の結果がエラー状態を示す場合には、制御信号に対応する内部制御信号を出力しないとしてもよい。また、同期型メモリは、エラー検知信号を入力可能であり、かつ、読出データを保持し出力するデータ出力回路を有していてもよく、データ出力回路は、エラー検知信号の結果がエラー状態を示す場合には、読出データの出力を延期するとしてもよい。また、同期型メモリは、エラー検知信号を入力可能であり、かつ、書込データを入力するデータ入力回路を有していてもよく、データ入力回路は、エラー検知信号の結果がエラー状態を示す場合には、書込データの入力を延期するとしてもよい。また、同期型メモリは、エラー検知信号を入力可能であり、かつ、アドレスをカウントアップするカウンター回路を有していてもよく、カウンター回路は、エラー検知信号の結果がエラーを示す場合には、カウントアップを停止してもよい。また、エラー信号出力回路は、同期状態判定信号による同期型メモリ内部の同期状態がエラー状態を示す場合及び／又はメモリコントローラ内部のクロックの位相調整状態がエラー状態を示す場合に前記エラー検知信号を出力してもよい。

本発明は、同期型メモリ及びメモリコントローラの双方における位相の調整状態に基づいてエラー信号を出力することにより、ノイズやジッター等によるアクセスエラーの削減が可能となる。

以下に、各発明の実施の形態を説明する。なお、本発明はこれら実施の形態に何ら限定されるものではなく、その要旨を逸脱しない範囲において、種々なる態様で実施しうる。

なお、以下の実施形態と請求項の関係は次の通りである。実施形態１は、主に請求項１、６、７、８などについて説明する。実施形態２は、主に請求項２などについて説明する。実施形態３は、主に請求項３などについて説明する。実施形態４は、主に請求項４などについて説明する。実施形態５は、主に請求項５などについて説明する。

<<実施形態１>>
<実施形態１の概要>
本実施形態は、同期型メモリとメモリコントローラと、からなるメモリコントロールシステムに関するものである。同期型メモリは、内部クロック信号の同期状態と、メモリコントローラ側における位相調整状態とに応じてメモリ内部にエラー信号を出力する。これにより、ノイズやジッター等によるアクセスエラーの発生を低減させることが可能となる。

<実施形態１の構成>
図３に本実施形態における機能ブロックの一例を示す。図３に示す「メモリコントロールシステム」（３００）は、「同期型メモリ」（３１０）と、「メモリコントローラ」（３２０）と、からなる。同期型メモリ３１０は、「内部同期信号生成回路」（３１１）と、「同期状態判定信号生成回路」（３１２）と、「入力ノード」（３１３）と、「エラー信号出力回路」（３１４）と、を有する。メモリコントローラ３２０は、「位相調整状態判定信号出力回路」（３２１）を有する。以下、図３を参照しながら各構成要件についての概要を説明する。

内部同期信号生成回路３１１は、外部クロック信号に同期した同期型メモリ内部の内部クロック信号を生成する。外部クロック信号とは、メモリコントローラから入力されるシステムクロック信号のことである。同期型メモリでは、外部クロック信号とメモリ内部の内部クロック信号との間で同期をとることで、より一層の高速アクセスを実現している。この内部同期信号生成回路３１１は、例えばＤＬＬによって外部クロックと内部クロックとの間に生じる時間差を制御・調整している。そして、この生成された内部クロック信号は、メモリ内部におけるクロックとして各制御に利用される。

同期状態判定信号生成回路３１２は、前記外部クロック信号と前記内部クロック信号との同期状態を監視して同期型メモリ内部の同期状態がエラー状態か否かを示す同期状態判定信号を生成する。一例としては、外部クロック信号と内部クロック信号のそれぞれの立上がり、立下りにて異なる幅のパルスを発生させ、幅の大きいパルスに幅の小さいパルスが包含されているかを検出することなどによって同期型メモリ内部の同期状態がエラー状態か否かを判断することができる。

入力ノード３１３は、メモリコントローラ３２０から、位相調整状態判定信号を入力する。位相調整状態判定信号とは、同期型メモリへのデータ入力時又は同期型メモリからのデータ出力時のメモリコントローラ内部のクロックの位相調整状態がエラー状態か否かを示す信号である。本実施形態においてはこのようにメモリコントローラ３２０の内部における位相の調整状態をも加味して同期型メモリ３１０内部の制御を可能にした点が特徴である。位相調整状態判定信号の詳細については後述する。

エラー信号出力回路３１４は、同期状態判定信号と、位相調整状態判定信号と、に基づいてエラー検知信号を出力可能なものである。すなわち、エラー信号出力回路３１４は、同期型メモリ３１０内部におけるクロックの同期状態と、メモリコントローラ３２０内部での位相の調整状態との、二つの状態からエラー状態であることを検知してエラー信号を出力する。これにより、アクセスエラーをより一層低減させることが可能となる。

メモリコントローラ３２０の位相調整状態判定信号出力回路３２１は、同期型メモリへのデータ入力時又は同期型メモリからのデータ出力時のメモリコントローラ内部のクロックの位相調整状態がエラー状態か否かを示す前記位相調整状態判定信号を出力する。ＤＤＲ−ＳＤＲＡＭにおいてはデータの入出力時において、同期型メモリと、メモリコントローラとの間で入出力されるデータストローブ信号（以下、「ＤＱＳ信号」という）をクロックとして利用してデータの送受信のタイミングを調整しているが、メモリコントローラ内部にてこのＤＱＳ信号とクロック等との位相調整状態がエラー状態になってしまう場合には、アクセスエラーが生じてしまう。そこで、実施形態１においては、メモリコントローラ３２０内部における位相調整状態についても同期型メモリに通知することでかかるアクセスエラーを低減させることができる。

図４は、実施形態１における同期型メモリの具体的な一例としてＤＤＲ−ＳＤＲＡＭの構成例を示す概略ブロック図である。以下、図４を参照にしながら具体的に説明を行う。図４において、ＤＤＲ−ＳＤＲＡＭ４０１は、クロックジェネレータ４０２、ＤＬＬ４０３、モードレジスタ４０４、コマンドデコーダ４０５、制御回路４０６、ロウアドレスバッファおよびリフレッシュカウンター４０７、カラムアドレスバッファおよびバーストカウンター４０８、データコントロール回路４０９、データラッチ回路（ラッチ回路）４１０、データ出力バッファ（出力バッファ）４１１、データ入力バッファ（入力バッファ）４１２、アンロック検出回路４１３、ＡＮＤ回路４１４、ロウデコーダ４２０〜４２３、カラムデコーダ４３０〜４３３、センスアンプ４４０〜４４３、メモリセルアレイ４５０〜４５３を有する。構成要件との対応としては、内部同期信号生成回路としてＤＬＬ４０３を有しており、同期状態判定信号生成回路としてアンロック検出回路４１３を有しており、図外のメモリコントローラからの位相調整状態判定信号ＬＯＣＫ＿ＣＴＬを入力するための入力ノードを有しており、エラー信号出力回路としてのＡＮＤ回路４１４を有している。

このＤＤＲ−ＳＤＲＡＭ（同期型メモリ）４０１は次のように動作する。クロックジェネレータ４０２では図外の外部メモリコントローラから入力される相補な外部クロック信号ＣＫおよび／ＣＫと、そしてクロックイネーブル信号ＣＫＥを受けて、内部クロック信号の元になるクロック信号を生成してＤＬＬ４０３に出力する。ＤＬＬ４０３ではクロックジェネレータ４０２から入力されるクロック信号から位相を調整した内部クロック信号を生成し、データ出力バッファ４１１、アンロック検出回路４１３を含む各部へ出力する。モードレジスタ４０４は所定の動作モードに対する情報、例えばバースト長のデータ等を保持する。コマンドデコーダ４０５では外部から入力される信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥから書込／読出などの動作コマンドをデコードする。制御回路４０６ではモードレジスタ４０４に保持された各種モードデータと、コマンドデコーダ４０５でデコードされた動作コマンドから各部の動作を制御する。ロウアドレスバッファおよびリフレッシュカウンター４０７では制御回路４０６からの指示でロウアドレスを保持し、またリフレッシュを実施するロウアドレスをカウンターにて自動生成する。カラムアドレスバッファおよびバーストカウンター４０８では制御回路４０６からの指示でカラムアドレスを保持し、またバースト長の分カラムアドレスのカウントアップを行う。データコントロール回路４０９では制御回路４０６からの指示でデータのＩ／Ｏの切り替えを行う。ラッチ回路４１０では、出力データに関しては内部クロックでラッチした後データ出力バッファ４１１へ出力し、またデータ入力バッファ４１２から入力される入力データに関しては、外部から入力されるＤＱＳ信号でラッチした後内部クロックへの乗せ換えを行いデータコントロール回路４０９へ出力する。データ出力バッファ４１１ではラッチ回路４１０からの出力データを、ＤＬＬ４０３からの位相調整された内部クロックで乗せ換えて出力データ信号ＤＱとして外部に出力し、またＤＱのストローブ信号であるＤＱＳ信号を外部のメモリコントローラに出力する。データ入力バッファ４１２は外部から入力される入力データ信号ＤＱを外部から入力されるストローブ信号ＤＱＳでラッチしてラッチ回路４１０に出力し、またラッチの際に外部から入力されるデータマスク信号ＤＭに従ってデータマスクを行う。ロウデコーダ４２０〜４２３では制御回路４０６からの指示に従いロウアドレスバッファおよびリフレッシュカウンター４０７からのロウアドレスをデコードしてメモリセルアレイ４５０〜４５３の該当する行を選択する。カラムデコーダ４３０〜４３３ではカラムアドレスバッファおよびバーストカウンター４０８からのカラムアドレスをデコードしてメモリセルアレイ４５０〜４５３の該当する列を選択する。センスアンプ４４０〜４４３ではメモリセルアレイ４５０〜４５３の低電圧の信号と周囲回路の信号とのレベルを合わせて、データコントロール回路４０９とデータをやり取りする。メモリセルアレイ４５０〜４５３ではロウデコーダ４２０〜４２３で選択された行およびカラムデコーダ４３０〜４３３で選択された列のコンデンサに対してデータの書込／読出を行う。

アンロック検出回路４１３ではクロックジェネレータ４０２から出力されるクロック信号と、ＤＬＬ４０３から出力される位相を調整した内部クロック信号との同期状態がエラー状態か否かの検出を行い、その判定結果の同期状態判定信号ＬＯＣＫをＡＮＤ回路４１４と図外のメモリコントローラに出力する。

ＡＮＤ回路４１４は外部メモリコントローラから入力される位相調整状態判定信号ＬＯＣＫ＿ＣＴＬと、アンロック検出回路４１３から入力される同期状態判定信号ＬＯＣＫのＡＮＤ演算を行い、エラー検知信号ＥＲＲをデータ出力バッファ４１１、データ入力バッファ４１２、カラムアドレスバッファおよびバーストカウンター４０８、コマンドデコーダ４０５などに出力する。なお、エラー信号出力回路の一例としてＡＮＤ回路４１４を示しているが、もちろん位相調整状態判定信号や同期状態判定信号の信号レベルによってはＯＲ回路を用いることも可能である。さらに、ＮＡＮＤ回路やＮＯＲ回路などを用いることも可能である。すなわち、エラー信号出力回路は、同期状態判定信号ＬＯＣＫによる同期型メモリ内部の同期状態がエラー状態を示す場合及び／又は位相調整状態判定信号ＬＯＣＫ＿ＣＴＬによるメモリコントローラ内部のクロックの位相調整状態がエラー状態を示す場合に前記エラー検知信号ＥＲＲを出力する構成であってよい。また、図示していないが、エラー検知信号の出力先も、制御回路４０６、ロウアドレスおよびリフレッシュカウンター４０７、データコントロール回路４０９などに対して出力されるとしてもよい。

そして、図４で示す構成において、ＤＤＲ−ＳＤＲＡＭ４０１側の同期状態がエラー状態である場合には、同期状態判定信号ＬＯＣＫがエラー状態を示す"Ｌ"レベルとなって、図外のメモリコントローラと、エラー信号出力回路であるＡＮＤ回路４１４と、に入力される。この結果、ＡＮＤ回路４１４からはエラー検知信号ＥＲＲがエラー状態を示す"Ｌ"レベルとなって、ＤＤＲ−ＳＤＲＡＭ４０１内の各部に出力される。これに対して、メモリコントローラ側の位相調整状態がエラー状態である場合には、位相調整状態判定信号ＬＯＣＫ＿ＣＴＬが"Ｌ"レベルとなって同期型メモリのエラー信号出力回路であるＡＮＤ回路４１４に入力される。この結果、同様にＡＮＤ回路４１４からはエラー検知信号ＥＲＲがエラー状態を示す"Ｌ"レベルとなって、ＤＤＲ−ＳＤＲＡＭ４０１内の各部に出力される。そして、このエラー検知信号ＥＲＲを受けた各部においては後述する実施形態で説明するように、アクセスエラーを回避するための各処理が行われ得ることになる。

図５は、実施形態１におけるメモリコントローラ５１０の具体的な構成の一例を示す概略ブロック図である。図５で示す同期型メモリ５０１をコントロールするメモリコントローラ５１０は、クロックジェネレータ５１１と、制御回路５１２と、バッファ５１３と、ＤＬＬ５１４と、位相調整状態判定信号出力回路５１５と、ＡＮＤ回路５１６と、を有している。一般に、ＤＤＲ−ＳＤＲＡＭを利用したメモリコントロールシステムにおいては、外部クロックの２倍の周波数でデータの入出力を行うことにより、データのマージン幅が狭くなるため、メモリからコントローラまでの配線長が異なるとデータがレシーバに届くまでの時間に差が生じてしまいレシーバがデータを取り込むタイミングを決定することが困難になるという事情から、データの転送タイミングをレシーバに知らせる観点でデータ入出力時の動作基準クロックとして利用するＤＱＳ信号を利用している。そして、図６は、メモリコントローラ側のタイミングチャートの一例を示した図である。図６（ａ）に示すように、ＤＤＲ−ＳＤＲＡＭからのデータ読出の場合は、ＤＤＲ−ＳＤＲＡＭから入力されるＤＱＳ信号を、メモリコントローラ側でデータをラッチするクロックとして使用するため、データのアイパターンの中心になるようにＤＬＬで位相を調整している。また、図６（ｂ）に示すように、ＤＤＲ−ＳＤＲＡＭへのデータ書込の場合は、メモリコントローラからＤＤＲ−ＳＤＲＡＭにデータを出力する際に、出力ＤＱＳのエッジが出力データのアイパターンの中心になるように、ＤＬＬでデータ出力用クロックの位相を調整する。このようにメモリコントローラ側においてもＤＬＬにて位相を調整しているが、この位相にずれが生じる場合には、適切なデータの送受信を行うことができなくなってしまうため、位相調整状態判定信号ＬＯＣＫ＿ＣＴＬを、例えばエラーを示す"Ｌ"レベルとして出力することで、同期型メモリ側においてアクセスエラーを回避するための処理が行われ得ることになる。なお、図５で示すように、メモリコントローラ側においても位相調整状態判定信号ＬＯＣＫ＿ＣＴＬと、同期型メモリの同期状態判定信号ＬＯＣＫと、に基づいてメモリコントローラ内部にエラー検知信号を出力するエラー信号出力回路としてのＡＮＤ回路５１６を有していてもよい。また、この場合には、このＡＮＤ回路５１６から出力されるエラー検知信号に基づいて後述するような同期型メモリに対する制御コマンドや、出力データの再送や、あるいは、同期型メモリからの入力データを取り込まないなどの処理が行われてもよい。

<実施形態１の効果>
実施形態１に記載のメモリコントロールシステムにおいては、同期型メモリにおけるクロックの同期状態と、メモリコントローラにおける位相調整状態とに基づいて同期型メモリにてエラー検知信号を出力することにより、アクセスエラーの発生を低減させることができる。特に、同期型メモリ内部の同期状態に加えて、メモリコントローラ内部にて位相のずれが生じた場合であっても、そのエラーを同期型メモリ側にて検知することが可能となったため、より一層のアクセスエラーの低減を実現することが可能となる。

<<実施形態２>>
<実施形態２の概要>
実施形態２におけるメモリコントロールシステムにおいては、エラー検知信号によってエラーが検知された場合には、その間における内部制御信号を出力しない同期型メモリを有することを特徴とするものである。

<実施形態２の構成>
図７に、実施形態２におけるメモリコントロールシステムの機能ブロック図の一例を示す。図７に示す「メモリコントロールシステム」（７００）は、「同期型メモリ」（７１０）と、「メモリコントローラ」（７２０）と、からなる。同期型メモリ７１０は、「内部同期信号生成回路」（７１１）と、「同期状態判定信号生成回路」（７１２）と、「入力ノード」（７１３）と、「エラー信号出力回路」（７１４）と、「内部制御回路」（７１５）を有する。メモリコントローラ７２０は、「位相調整状態判定信号出力回路」（７２１）を有する。内部制御回路７１５を除く各構成については実施形態１で説明したものと同様であるため、ここでの説明は省略する。

内部制御回路７１５は、メモリコントローラからの制御信号及び前記エラー検知信号に基づいて内部制御信号を出力する。ここでいう制御信号とは、データの書込／読み出しやアドレス入力などのコマンドを示す信号である。また、内部制御信号とは、同期型メモリ内部に対して命令を出力する信号である。そして、この内部制御回路は、エラー検知信号の結果がエラー状態を示す場合には、制御信号に対応する内部制御信号を出力しない。エラー検知信号の結果がエラー状態を示す場合には、同期型メモリ内部での同期状態がエラーになっている場合や、あるいは、メモリコントローラ内部での位相調整状態がエラーになっている状態を示しているため、このような場合において受信したコマンドなどを実行した場合にはアクセスエラーが生じる可能性が高いため、内部制御信号を出力しないことでかかるアクセスエラーを事前に防止することが可能となる。

図８は、実施形態２における同期型メモリの具体的な一例を示した概略ブロック図である。図８に示す同期型メモリの各部については実施形態１で説明したものと同様であるため、ここでの説明は省略する。図８においては、コマンドデコーダ８０５と、制御回路８０６とのいずれか一、又はいずれもが内部制御回路に該当し得る。コマンドデコーダ８０５が内部制御回路に該当する場合には、図外のメモリコントローラから入力される制御信号の一例である／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥなどの信号が入力された場合であっても、その信号に相当するコマンドのデコード処理を行わない。一方、制御回路８０６が内部制御回路に該当する場合には、コマンドデコーダによってデコードされたコマンドについては、同様に何も処理を行わない。

図９は、本発明におけるメモリコントロールシステムにおける同期型メモリと、メモリコントローラとのタイミングチャートの一例を示した図である。具体的には、図９（ａ）が同期型メモリ側のタイミングチャートであり、図９（ｂ）がメモリコントローラ側のタイミングチャートである。そして、図９（ａ）、（ｂ）におけるｔ１からｔ１１は、それぞれ同一のタイミングを示している。また、エラー検知信号ＥＲＲは、同期状態判定信号ＬＯＣＫと、位相調整状態判定信号ＬＯＣＫ＿ＣＴＬとに基づいてレベルが変化している。ここで、実施形態２においては、例えばｔ１からｔ３の状態を想定しているものである。すなわち、エラー検知信号ＥＲＲがエラーの状態を示す"Ｌ"になっているｔ２の時点においては、同期型メモリ側においては、入力ＣＭＤ（コマンド）&ＡＤＲ（アドレス）は同期型メモリ側では内部制御回路を制御して取込みを行わない（無視する）よう処理される。一方、メモリコントローラ側においては、エラー検知信号ＥＲＲが"Ｌ"レベルとなるｔ２の時点においては出力ＣＭＤ（コマンド）&ＡＤＲ（アドレス）はメモリコントローラ側では出力用のバッファやコマンド発生回路（図示しない）などを制御して保持する（再送する）よう処理されることが好ましい。

なお、メモリコントローラ側のエラー状態の検知のトリガーとしては、同期型メモリ内の同期状態判定信号ＬＯＣＫおよびメモリコントローラ内の位相調整状態判定信号ＬＯＣＫ＿ＣＴＬをトリガーとして各制御処理を行ってもよいし、あるいは、同期型メモリと同様に、同期型メモリ内の同期状態判定信号ＬＯＣＫおよびメモリコントローラ内の位相調整状態判定信号ＬＯＣＫ＿ＣＴＬに基づくエラー検知信号ＥＲＲをメモリコントローラ内部に対して出力し、そのエラー検知信号ＥＲＲに基づいて各制御処理を行ってもよい（他の実施形態において同様）。

<実施形態２の効果>
実施形態２においては、同期型メモリ内部の同期状態又はメモリコントローラ内部の位相調整状態のいずれかがエラー状態になった場合には、同期型メモリではそのコマンドを受け付けないように処理されることにより、アクセスエラーの発生を防止することができる。

<<実施形態３>>
<実施形態３の概要>
実施形態３におけるメモリコントロールシステムにおいては、エラー検知信号によってエラーが検知された場合には、その間は書込データの入力を延期する同期型メモリを有することを特徴とするものである。

<実施形態３の構成>
図１０に、実施形態３におけるメモリコントロールシステムの機能ブロック図の一例を示す。図１０に示す「メモリコントロールシステム」（１０００）は、「同期型メモリ」（１０１０）と、「メモリコントローラ」（１０２０）と、からなる。同期型メモリ１０１０は、「内部同期信号生成回路」（１０１１）と、「同期状態判定信号生成回路」（１０１２）と、「入力ノード」（１０１３）と、「エラー信号出力回路」（１０１４）と、「内部制御回路」（１０１５）と、「データ入力回路」（１０１６）と、を有する。メモリコントローラ１０２０は、「位相調整状態判定信号出力回路」（１０２１）を有する。データ出力回路を除く各構成については実施形態１で説明したものと同様であるため、ここでの説明は省略する。なお、内部制御回路については実施形態３においては必須ではない。

データ入力回路１０１６は、エラー検知信号を入力可能であり、かつ、書込データを入力する。書込データとは、メモリコントローラからの書込命令（ライトコマンド）に応じて同期型メモリに対して入力されるデータのことである。このデータ入力回路は、エラー検知信号の結果がエラー状態を示す場合には、書込データの入力を延期する。書込データの入力を延期するとは、その期間は例えば入力バッファを制御して入力する書込データの取り込みを行わない（無視する）ことが挙げられる。

図１１は、図１０で示した実施形態３における同期型メモリの具体的な一例を示した概略ブロック図である。図１１に示す同期型メモリの各部については実施形態１で説明したものと同様であるため、ここでの説明は省略する。図１１においては、データコントロール回路１１０９、入力バッファ１１１２がデータ入力回路に該当し得る。データコントロール回路１１０９がデータ入力回路に該当する場合には、エラー検知信号が入力された場合には、Ｉ／Ｏを切り替えてメモリセルアレイへのデータ入力を行わないように制御する。また、入力バッファ１１１２がデータ入力回路に該当する場合には、図外のメモリコントローラから入力される書込データＤＱが入力された場合であっても、データの取り込みは行わない（無視する）。ここで、書込データ時における同期型メモリとメモリコントローラにおける処理を、再度図９のタイミングチャートを参照しながら説明する。実施形態３においては、図９の例えばｔ４からｔ７の状態を想定しているものである。図９（ａ）の同期型メモリ側の処理の例を説明すると、ｔ４及びｔ６の時点の箇所に示すように、エラー検知信号ＥＲＲがエラーの状態を示す"Ｌ"になる期間に入力されるデータについてはデータ入力バッファを制御して取込みを行わない（無視する）。なお、ｔ４の時点は同期型メモリ内における同期状態がエラー状態となった場合についての例であり、また、ｔ６の時点は、メモリコントローラ側における位相調整状態がエラー状態になった場合の例であるが、いずれの場合であっても同一の処理を行うことが可能である。一方、図９（ｂ）のメモリコントローラ側の処理の例を説明すると、ｔ４やｔ６の時点で示すように、エラー検知信号ＥＲＲがエラー状態を示す"Ｌ"の状態になっている場合には、データ出力のバッファを制御して出力するデータを保持する（再送する）ことが好ましい。これにより、結果として同期型メモリへの書込データの入力が延期されることになる。

<実施形態３の効果>
実施形態３においては、同期型メモリ内部の同期状態又はメモリコントローラ内部の位相調整状態のいずれかがエラー状態になった場合には、同期型メモリではその期間中の書込データを無視するように処理されるため、アクセスエラーの発生を防止することができる。

<<実施形態４>>
<実施形態４の概要>
実施形態４におけるメモリコントロールシステムにおいては、エラー検知信号によってエラーが検知された場合には、その間は読出データを延期する同期型メモリを有することを特徴とするものである。

<実施形態４の構成>
図１２に、実施形態４におけるメモリコントロールシステムの機能ブロック図の一例を示す。図１２に示す「メモリコントロールシステム」（１２００）は、「同期型メモリ」（１２１０）と、「メモリコントローラ」（１２２０）と、からなる。同期型メモリ１２１０は、「内部同期信号生成回路」（１２１１）と、「同期状態判定信号生成回路」（１２１２）と、「入力ノード」（１２１３）と、「エラー信号出力回路」（１２１４）と、「内部制御回路」（１２１５）と、「データ入力回路」（１２１６）と、「データ出力回路」（１２１７）と、を有する。メモリコントローラ１２２０は、「位相調整状態判定信号出力回路」（１２２１）を有する。データ出力回路を除く各構成については実施形態１で説明したものと同様であるため、ここでの説明は省略する。なお、内部制御回路とデータ入力回路については実施形態４においては必須ではない。

データ出力回路１２１７は、エラー検知信号を入力可能であり、かつ、読出データを保持し出力する。読出データとは、メモリコントローラからの読出し命令（リードコマンド）に応じて同期型メモリから出力されるデータのことである。このデータ出力回路は、エラー検知信号の結果がエラー状態を示す場合には、読出データの出力を延期する。読出データの出力を延期するとは、例えば出力バッファを制御して出力する読出データを保持し再送を行うことなどが挙げられる。

図１３は、図１２で示した実施形態３における同期型メモリの具体的な一例を示した概略ブロック図である。図１３に示す同期型メモリの各部については実施形態１で説明したものと同様であるため、ここでの説明は省略する。図１３においては、データコントロール回路１３０９、出力バッファ１３１１がデータ出力回路に該当し得る。データコントロール回路１３０９が内部制御回路に該当する場合には、エラー検知信号が入力された場合には、Ｉ／Ｏを切り替えてメモリセルアレイからのデータ出力を行わないように制御する。また、出力バッファ１３１１がデータ出力回路に該当する場合には、図外のメモリコントローラに対して出力する読出データを保持し、再送するように制御する。ここで、読出データ時における同期型メモリとメモリコントローラにおける処理を、再度図９のタイミングチャートを参照しながら説明する。実施形態４においては、図９の例えばｔ８からｔ１１の状態を想定しているものである。図９（ａ）の同期型メモリ側の処理の例を説明すると、ｔ８やｔ１０の時点で示すように、エラー検知信号ＥＲＲがエラーの状態を示す"Ｌ"になる期間に入力されるデータについてはデータ出力バッファを制御して読出データを保持し、再送する。一方、図９（ｂ）のメモリコントローラ側の処理の例を説明すると、ｔ８やｔ１０の時点で示すように、エラー検知信号ＥＲＲがエラー状態を示す"Ｌ"の状態になっている場合には、データ入力のバッファを制御して制御して取込みを行わない（無視する）ようにすることが好ましい。

<実施形態４の効果>
実施形態４においては、同期型メモリ内部の同期状態又はメモリコントローラ内部の位相調整状態のいずれかがエラー状態になった場合には、同期型メモリではその期間中の読出データを保持し再送するように処理されることにより、アクセスエラーの発生を防止することができる。

<<実施形態５>>
<実施形態５の概要>
実施形態５におけるメモリコントロールシステムにおいては、エラー検知信号によってエラーが検知された場合には、その間のアドレスのカウントアップを行わない同期型メモリを有することを特徴とするものである。

<実施形態５の構成>
図１４に、実施形態５におけるメモリコントロールシステムの機能ブロック図の一例を示す。図１４に示す「メモリコントロールシステム」（１４００）は、「同期型メモリ」（１４１０）と、「メモリコントローラ」（１４２０）と、からなる。同期型メモリ１４１０は、「内部同期信号生成回路」（１４１１）と、「同期状態判定信号生成回路」（１４１２）と、「入力ノード」（１４１３）と、「エラー信号出力回路」（１４１４）と、「内部制御回路」（１４１５）と、「データ入力回路」（１４１６）と、「データ出力回路」（１４１７）と、「カウンター回路」（１４１８）を有する。メモリコントローラ１４２０は、「位相調整状態判定信号出力回路」（１４２１）を有する。カウンター回路を除く各構成については実施形態１で説明したものと同様であるため、ここでの説明は省略する。なお、内部制御回路とデータ入力回路とデータ出力回路については実施形態４においては必須ではない。

カウンター回路１４１８は、前記エラー検知信号を入力可能であり、かつ、アドレスをカウントアップするものである。アドレスとは、メモリセルアレイにおけるロウアドレスやカラムアドレスのことである。アドレスをカウントアップするとは、カラムアドレスのアドレスをバースト分のサイズにてカウントアップすることや、あるいはまた、データ読出／書込のアドレスを指定することが挙げられる。このカウンター回路１４１８は、前記エラー検知信号の結果がエラーを示す場合には、前記カウントアップを停止する。カウントアップを停止することによって、エラー状態が解消された場合には正しいアドレスにおいてデータの入出力が行われることになる。また、ロウアドレスやカラムアドレスに対して入力されるアドレスデータを無視しアドレスの指定を行わないことでメモリの不良アクセスなどを防止することができる。

図１５は、図１４で示した実施形態５における同期型メモリの具体的な一例を示した概略ブロック図である。図１５に示す同期型メモリの各部については実施形態１で説明したものと同様であるため、ここでの説明は省略する。図１５においては、ロウアドレスバッファおよびリフレッシュカウンター１５０７、カラムアドレスバッファおよびバーストカウンター１５０８がカウンター回路に該当し得る。カウンター回路がロウアドレスバッファおよびリフレッシュカウンター１５０７に該当する場合には、エラー検知信号がエラー状態を示す期間は、入力されるアドレスの取り込みを行わない（無視する）処理が行われる。また、カウンター回路がカラムアドレスバッファおよびバーストカウンター１５０８に該当する場合には、エラー検知信号がエラーを示す期間は、入力されるアドレスの取り込みを行わなかったり、あるいば、バーストカウンターのカウントアップをしない処理が行われる。ここで、再度図９のタイミングチャートを参照しながら説明する。実施形態５においては、図９の例えばｔ４、ｔ６、ｔ８、ｔ１０の状態のように、エラー検知信号ＥＲＲがエラーを示す"Ｌ"の状態になっている場合においては、同期型メモリでは、この期間中はアドレスのカウントアップを行わないことで、エラー状態復帰後に正しいアドレスにデータを入力したり、データの出力を行うことが可能となる。一方、メモリコントローラ側においては、データの連続性を正しく保つことができる。

<実施形態５の効果>
実施形態５においては、同期型メモリ内部の同期状態又はメモリコントローラ内部の位相調整状態のいずれかがエラー状態になった場合には、同期型メモリではその期間中のアドレスのカウントアップを行わないように制御されるため、エラー状態から復帰した場合におけるデータの連続性を正しく保つことが可能となる。

ＤＤＲ−ＳＤＲＡＭの一例を示す概略ブロック図 従来の特許文献１に記載の同期型メモリの一例を示す概略ブロック図 実施形態１を説明するための機能ブロック図 実施形態１の同期型メモリの一例を示す概略ブロック図 実施形態１のメモリコントローラの一例を示す概略ブロック図 メモリコントローラにおけるＤＬＬ制御を説明するためのタイミングチャートの一例を示す図 実施形態２を説明するための機能ブロック図 実施形態２の同期型メモリの一例を示す概略ブロック図 同期型メモリと、メモリコントローラとの書込み／読み出し制御等のタイミングチャートの一例を示す図 実施形態３を説明するための機能ブロック図 実施形態３の同期型メモリの一例を示す概略ブロック図 実施形態４を説明するための機能ブロック図 実施形態４の同期型メモリの一例を示す概略ブロック図 実施形態５を説明するための機能ブロック図 実施形態５の同期型メモリの一例を示す概略ブロック図

符号の説明

３００ メモリコントロールシステム
３１０ 同期型メモリ
３１１ 内部同期信号生成回路
３１２ 同期状態判定信号生成回路
３１３ 入力ノード
３１４ エラー信号出力回路
３２０ メモリコントローラ
３２１ 位相調整状態判定信号出力回路

Claims (8)

1. 同期型メモリと、同期型メモリをコントロールするメモリコントローラと、からなるメモリコントロールシステムであって、
   同期型メモリは、
   外部クロック信号に同期した同期型メモリ内部の内部クロック信号を生成する内部同期信号生成回路と、
   前記外部クロック信号と前記内部クロック信号との同期状態を監視して同期型メモリ内部の同期状態がエラー状態か否かを示す同期状態判定信号を生成する同期状態判定信号生成回路と、
   メモリコントローラから、後記位相調整状態判定信号を入力する入力ノードと、
   同期状態判定信号と、位相調整状態判定信号と、に基づいてエラー検知信号を出力可能なエラー信号出力回路と、
   を有し、
   メモリコントローラは、
   同期型メモリへのデータ入力時又は同期型メモリからのデータ出力時のメモリコントローラ内部のクロックの位相調整状態がエラー状態か否かを示す前記位相調整状態判定信号を出力する位相調整状態判定信号出力回路を有する、
   メモリコントロールシステム。
2. 前記同期型メモリは、
   メモリコントローラからの制御信号及び前記エラー検知信号に基づいて内部制御信号を出力する内部制御回路を有し、
   前記内部制御回路は、前記エラー検知信号の結果がエラー状態を示す場合には、制御信号に対応する内部制御信号を出力しない請求項１記載のメモリコントロールシステム。
3. 前記同期型メモリは、
   前記エラー検知信号を入力可能であり、かつ、書込データを入力するデータ入力回路を有し、
   前記データ入力回路は、前記エラー検知信号の結果がエラー状態を示す場合には、前記書込データの入力を延期する請求項１又は２に記載のメモリコントロールシステム。
4. 前記同期型メモリは、
   前記エラー検知信号を入力可能であり、かつ、読出データを保持し出力するデータ出力回路を有し、
   前記データ出力回路は、前記エラー検知信号の結果がエラー状態を示す場合には、前記読出データの出力を延期する請求項１から３のいずれか一に記載のメモリコントロールシステム。
5. 前記同期型メモリは、
   前記エラー検知信号を入力可能であり、かつ、アドレスをカウントアップするカウンター回路を有し、
   前記カウンター回路は、前記エラー検知信号の結果がエラーを示す場合には、前記カウントアップを停止する請求項１から４のいずれか一に記載のメモリコントロールシステム。
6. 前記エラー信号出力回路は、
   同期状態判定信号による同期型メモリ内部の同期状態がエラー状態を示す場合及び／又はメモリコントローラ内部のクロックの位相調整状態がエラー状態を示す場合に前記エラー検知信号を出力する請求項１から５のいずれか一に記載のメモリコントロールシステム。
7. 請求項１から６のいずれか一に記載の同期型メモリ。
8. 請求項１に記載のメモリコントローラ。

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