JPH08213902A

JPH08213902A - Ｐｌｌ回路のロック検出回路

Info

Publication number: JPH08213902A
Application number: JP7190742A
Authority: JP
Inventors: Shoji Oishi; 昇治大石; Shinichi Shiozu; 真一塩津; Masaya Tamamura; 雅也玉村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-11-30
Filing date: 1995-07-26
Publication date: 1996-08-20
Anticipated expiration: 2015-07-26
Also published as: JP3698463B2

Abstract

(57)【要約】【課題】本発明は、正確にかつ安定にロック状態の判
断を行えるＰＬＬ回路のロック検出回路に関し、基準信
号としてのデータ信号にジッタ等が入り込んでもデータ
信号に同期したクロック信号を安定に抽出すると共に、
ロック状態またはアンロック状態を誤って判断すること
のないようにすることを目的とする。【解決手段】基準信号入力手段２、比較信号入力手段
３、基準信号入力手段２と比較信号入力手段３の各出力
信号とを比較する比較回路４、および、比較回路４の出
力信号からロック検出信号を出力するロック検出信号検
出手段５から構成され、比較回路４は、基準信号入力手
段２に接続されたウインド生成手段４１と、ウインド生
成手段４１と比較信号入力手段３の各出力信号が入力さ
れるエッジ検出手段４２と、エッジ検出手段４２の出力
信号が入力され、かつ、その出力信号がロック検出信号
検出手段５に接続される時定数手段４３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路のロッ
ク検出回路に関するものであり、さらに詳しくは次段の
回路においても正確にかつ安定的にロック状態の判断を
行うことのできるＰＬＬ回路のロック検出回路に関す
る。さらに特定的にいえば、本発明は、入力される基準
信号またはデータ信号から、この信号に同期したクロッ
ク信号を抽出生成する機能（例えば、直並列変換部）、
および、上記のクロック信号に基づきロック状態になっ
ているか否かを検出する機能（例えば、ロック検出部）
を有するＰＬＬ回路のロック検出回路に関するものであ
る。

【０００２】

【従来の技術】図２４は、従来におけるＰＬＬ回路のロ
ック検出回路の構成の一例を示すブロック図であり、ま
た、図２５は、図２４に示す従来のＰＬＬ回路のロック
検出回路における動作を説明するためのタイミングチャ
ートを示すものである。すなわち、図２４に示すよう
に、従来におけるＰＬＬ回路のロック検出回路１におい
ては、基本的には、基準信号入力手段２と、比較信号入
力手段３と、比較回路４および次段の回路６に対してロ
ック検出信号ＬＤを出力するロック検出信号検出手段５
とから構成されたものである。さらに、図２４におい
て、基準信号入力手段２から出力される基準信号ａと、
比較信号入力手段３から入力される比較信号ｙとを、例
えば排他論理和（ＥＸ−ＯＲ）回路で構成された比較回
路４で排他論理和を取り、その結果に基づいて生成され
る出力信号ｚに基づき、ロック検出信号検出手段５にお
いてＰＬＬロック状態かＰＬＬアンロック状態かを判断
するロック検出信号ＬＤとして出力し、次段の回路６に
供給するように構成されている。

【０００３】つまり、例えば、図２５に示すように、基
準信号ａと比較信号ｙとが同期している状態において
は、当該ロック検出信号ＬＤ（比較回路４からの出力信
号ｚ）の出力レベルが“Ｌ（Low ）”レベルのままであ
る場合（Ｌ）には、当該ＰＬＬ回路がロック状態になっ
ていると判断し、また、交互に“Ｈ（High）”レベルも
しくは“Ｌ”レベルになる場合（ＨＬ）には、当該ＰＬ
Ｌ回路がアンロック状態になっていると判断するもので
ある。

【０００４】

【発明が解決しようとする課題】しかしながら、係る従
来のＰＬＬ回路のロック検出回路においては、次のよう
な問題が発生している。すなわち、ロック状態を検出す
る必要のある所定の回路において、この回路のアンロッ
ク状態においては、当該比較回路４の出力信号の出力レ
ベルが“Ｈ”レベルもしくは“Ｌ”レベルのいずれかに
固定されているのではなく、ＨＬの状態にあるので、次
段に接続されている他の回路において、アンロック状態
を判断することが困難であり、誤動作をする原因ともな
っている。

【０００５】さらに、上記従来のＰＬＬ回路のロック検
出回路においては、このロック状態に至る過程におい
て、偶然にあるタイミングで基準信号と比較信号のそれ
ぞれの周波数あるいは位相が一致する場合があり、係る
状態の場合には、当該回路が本来、未だロック状態にな
っていないにもかかわらず当該ロック検出信号出力手段
からは、“Ｌ”レベルのロック検出信号ＬＤが出力さ
れ、次段の回路６において、ロック状態となったと誤っ
て判断されてしまうおそれが多かった。

【０００６】さらにまた、基準信号として入力されるデ
ータ信号に対しジッタ等が入り込んだ場合、このジッタ
に起因するデータ信号の立ち上がりエッジ（または、立
ち下がりエッジ）のゆらぎにより、当該ロック検出信号
の出力レベルは、ＨＬ状態となってしまうので、ロック
状態にあるにもかかわらず次段の回路において、アンロ
ック状態と判断されてしまうおそれが多く、したがっ
て、安定なロック検出を実行することが不可能であっ
た。本発明は上記問題点に鑑みてなされたものであり、
基準信号として入力されるデータ信号に対しジッタ等が
入り込んだ場合でもデータ信号に同期したクロック信号
が安定に抽出されるＰＬＬ回路のロック検出回路を実現
すると共に、次段に接続された他の回路において、ロッ
ク状態あるいはアンロック状態を誤って判断することの
ないようなＰＬＬ回路のロック検出回路を提供すること
を目的とするものである。

【０００７】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明に係るＰＬＬ回路のロック検出回路は、基
本的には、以下に記載されたような技術構成を採用する
ものである。すなわち、本発明に係るＰＬＬ回路のロッ
ク検出回路は、基準信号入力手段と、比較信号入力手段
と、基準信号入力手段の出力信号と比較信号入力手段か
らの出力信号とを比較する比較回路と、この比較回路の
出力信号からロック検出信号を出力するロック検出信号
検出手段とから構成されるＰＬＬ回路のロック検出回路
において、上記比較回路は、基準信号入力手段に接続さ
れたウインド生成手段、このウインド生成手段の出力信
号と比較信号入力手段の出力信号とが入力されるエッジ
検出手段、および、このエッジ検出手段の出力信号が入
力され、かつ、その出力信号が上記ロック検出信号検出
手段に接続されている時定数手段を備えている。

【０００８】二者択一的に、本発明に係るＰＬＬ回路の
ロック検出回路は、以下に記載されたような技術構成を
採用する。すなわち、本発明に係るＰＬＬ回路のロック
検出回路は、データ信号入力手段と、クロック信号入力
手段と、データ信号入力手段から出力されるデータ信号
とクロック信号入力手段からのクロック信号とを比較す
る比較回路と、この比較回路の出力信号からロック検出
信号を出力するロック検出信号検出手段とから構成され
るＰＬＬ回路のロック検出回路において、上記比較回路
は、データ信号入力手段に接続されたウインド生成手
段、このウインド生成手段の出力信号とクロック信号入
力手段の出力信号とが入力されるエッジ検出手段、およ
び、このエッジ検出手段の出力信号が入力され、かつ、
その出力信号が上記ロック検出信号検出手段に接続され
ている時定数手段を備えている。

【０００９】好ましくは、本発明のＰＬＬ回路のロック
検出回路では、上記時定数手段の出力端子と上記ロック
検出信号検出手段との間にヒステリシス手段が設けられ
ている。

【００１０】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路におけるウインド生成手段が、遅延手
段を含んでいる。

【００１１】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路におけるウインド生成手段内の遅延手
段として、第１の遅延手段と第２の遅延手段からなる多
段の遅延手段が設けられている。

【００１２】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路における比較信号入力手段とエッジ検
出手段との間に第３の遅延手段が設けられている。

【００１３】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路におけるクロック信号入力手段とエッ
ジ検出手段との間に第３の遅延手段が設けられている。

【００１４】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路における第３の遅延手段は、第２の遅
延手段の略半分の遅延時間を有する。

【００１５】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路におけるエッジ検出手段は、ウインド
生成手段が形成したウインド内に、比較信号入力手段も
しくはクロック信号入力手段に入力される入力信号のエ
ッジが存在するか否かを判別する機能を有する。

【００１６】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路における時定数手段は、エッジ検出手
段から出力される所定の信号レベルが、少なくとも所定
の時間一定の信号レベルに維持されている場合に、所定
の論理を出力する機能を有するものである。

【００１７】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路における時定数手段から出力される所
定の論理が、ロック状態もしくはアンロック状態のいず
れか１つである。

【００１８】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路におけるエッジ検出手段は、比較信号
入力手段もしくはクロック信号入力手段が形成する入力
信号のエッジが上記ウインド内に存在しない場合は、ア
ンロック状態の論理を出力し、所定の期間、上記ウイン
ド内に、上記エッジが存在している場合にロック状態の
論理を出力する。

【００１９】さらに、本発明の好ましい実施態様によれ
ば、基準信号入力手段と、比較信号入力手段と、この基
準信号入力手段から出力される基準信号と比較信号入力
手段から出力される比較信号とを比較する比較回路と、
この比較回路の出力信号からロック検出信号を出力する
ロック検出信号検出手段とから構成されるＰＬＬ回路の
ロック検出回路において、上記比較回路には、上記基準
信号により生成されるウインド内に上記比較信号のエッ
ジがあるかどうかを判断し、このエッジが検出されなか
った場合には、直ちにアンロック状態とし、このエッジ
が検出された後、所定の時間の間、常にエッジが検出さ
れ続けている場合にのみ、ロック状態であると判断し
て、ロック状態の出力を行う時定数手段と、この時定数
手段の出力端子と前記ロック検出信号検出手段との間に
接続され、かつ、複数種のエッジ検出のレベルを設定す
ることが可能なヒステリシス手段とが設けられている。

【００２０】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路は、入力データを含むデータ信号と、
このデータ信号を積分した信号が入力される電圧制御発
振器から出力されるクロック信号の位相を比較する位相
比較器を含み、かつ、この位相比較器による比較結果に
基づいて上記データ信号に同期したクロック信号を抽出
生成するＰＬＬ部と、上記データ信号、および、ＰＬＬ
部から抽出生成される当該クロック信号に基づき、ロッ
ク状態であることを検出するロック検出部とを有してい
る。さらに、上記ロック検出部は、上記データ信号の１
ビット内の２点の信号レベルを、電圧制御発振器の発振
周期の複数倍毎に順次抽出比較する手段を備えており、
上記データ信号の１ビット内の２点の信号レベルを電圧
制御発振器の発振周期毎に順次抽出比較する手段によ
り、上記信号レベルの各々にて同じ状態が所定の期間続
いたことが判別されたときのみロック状態とするように
構成される。

【００２１】さらに、好ましくは、上記データ信号の１
ビット内の２点の信号レベルを電圧制御発振器の発振周
期毎に順次抽出比較する手段は、電圧制御発振器から出
力されるクロック信号の立ち上がりエッジの位相を遅ら
せて上記データ信号のある位置に移動する第１の遅延回
路部と、この第１の遅延回路部を通過した信号の立ち上
がりエッジにより上記データ信号の信号レベルを検出す
る第１のデータ保持手段と、上記第１の遅延回路部を通
過した信号の位相をさらに遅らせる第２の遅延回路部
と、この第２の遅延回路部を通過した信号の立ち上がり
エッジにより上記データ信号の信号レベルを検出する第
２のデータ保持手段とを備える。

【００２２】さらに、好ましくは、上記ロック検出部
は、第１および第２のデータ保持手段の出力信号が同じ
であるか否かを判定する手段として、第１および第２の
データ保持手段の出力の後段に、これらの第１および第
２のデータ保持手段の両方の出力信号を受ける排他論理
和回路を設ける。

【００２３】さらに好ましくは、上記ロック検出部は、
排他論理和回路の後段に、この排他論理和回路の出力信
号をＤ入力（データ入力）として、かつ、電圧制御発振
器から出力されるクロック信号をクロック入力として受
ける第３のデータ保持手段を設け、この第３のデータ保
持手段の出力レベルが、所定の期間だけ予め定められた
値になっているときのみロック状態とする。

【００２４】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路では、上記第３のデータ保持手段の出
力レベルが予め定められた値になっているときのみ、電
圧制御発振器の発振周期に対応する発振周波数を増加さ
せるためのパルス信号、または、この発振周波数を減少
させるためのパルス信号のいずれか一方の位相比較器へ
の入力を遮断する。

【００２５】さらに、好ましくは、本発明のＰＬＬ回路
のロック検出回路は、上記ＰＬＬ部から抽出生成され、
かつ、上記データ信号に同期したクロック信号を用いて
入力データの取り込みを行う直並列変換部を有してい
る。さらに、この直並列変換部の直前に上記ロック検出
部を設け、このロック検出部により、上記入力データの
取り込みに用いる電圧制御発振器の出力信号の位相を、
第２のデータ保持手段に用いるために電圧制御発振器の
出力信号に与える遅延量の略半分だけ遅らせるようにし
ている。

【００２６】

【作用】本発明に係るＰＬＬ回路のロック検出回路にお
いては、上記したような構成を採用しているので、基準
信号からウインドを作成し、係るウインド内に比較信号
の立ち上がりのエッジもしくは立ち下がりのエッジが存
在するか否かを判断するので、当該比較信号のエッジの
検出操作そのものが正確に行われると同時に、当該回路
における周波数のロック状態に関して、当該ロック状態
が変化した場合には、所定の時間の間、当該変化の状態
が固定的に継続されるか否かを判断し、当該変化の状態
が固定的に継続された場合に限り、当該ロック状態につ
いての状態が変化したと判断するように構成したもので
あるから、次段に接続された他の回路において、ロック
状態あるいはアンロック状態を誤って判断することが有
効に防止できる。この結果、当該回路における誤動作を
回避することが可能になる。

【００２７】さらに、本発明に係るＰＬＬ回路のロック
検出回路においては、データ信号に同期したクロック信
号を抽出生成し、かつ、この抽出生成されたクロック信
号に基づきロック状態であることを検出する場合、上記
データ信号の１ビット内の２点の信号レベルを電圧制御
発振器の発振周期の複数倍毎に順次抽出比較するとき
に、複数（例えば、３つ以上）のＤ−フリップフロップ
（ＤＦＦ）等のデータ保持手段と、対応する遅延手段と
を適切に組み合わせることにより、電圧制御発振器から
の出力信号の立ち上がりもしくは立ち下がりのエッジを
適切なタイミングで誤りなく検出することができる。

【００２８】さらにまた、本発明によれば、複数のデー
タ保持手段にて検出された各信号のレベルにおいて、同
じ状態が比較的長く続いたことが判別されたときのみロ
ック状態とするようにしているので、データ信号に対し
一時的にジッタ等が入り込んだ場合でも、ジッタによる
立ち上がりエッジもしくは立ち下がりエッジのゆらぎに
関係なく安定にロック状態を検出することができ、入力
データに許容されるジッタ量が大きくなる。

【００２９】

【実施例】以下に、本発明に係るＰＬＬ回路のロック検
出回路の実施例を図面を参照しながら詳細に説明する。
図１は、本発明に係るＰＬＬ回路のロック検出回路の基
本的な構成の一例を示すブロック図である。なお、これ
以降、前述した構成要素と同様のものについては、同一
の参照番号を付して表すこととする。

【００３０】図中、基準信号入力手段２、比較信号入力
手段３、この基準信号入力手段２の出力信号と比較信号
入力手段３からの出力信号とを比較する比較回路４、お
よびこの比較回路４の出力信号からロック検出信号ＬＤ
を出力するロック検出信号検出手段５から構成されるＰ
ＬＬ回路のロック検出回路１において、当該比較回路４
は、基準信号入力手段２に接続されたウインド生成手段
４１、このウインド生成手段４１の出力信号と比較信号
入力手段３の出力信号とが入力されるエッジ検出手段４
２とから構成され、かつ、ロック検出信号ＬＤを示すエ
ッジ検出手段４２の出力信号が入力され、かつその出力
信号がロック検出信号検出手段５に接続されている時定
数手段４３が設けられている。

【００３１】つまり、本発明における特徴的事項として
は、基準信号よりウインドを生成するウインド生成手段
４１と上記ウインド内に比較信号のエッジがあるかどう
かを判断するエッジ検出手段４２が設けられており、さ
らに、このエッジ検出手段４２が、エッジを検出しなか
った場合には、直ちにアンロック状態とし、またエッジ
を検出した後、ある程度の時間の間、常にエッジを検出
し続けている場合にのみ、ロック状態であると判断し
て、ロック状態の出力を行う時定数手段４３を設けたこ
とにより、安定なＰＬＬのロック検出回路を実現するこ
とが可能となったものである。

【００３２】図２は、本発明に係るＰＬＬ回路のロック
検出回路１の第１の具体例における構成の概略を示すブ
ロック図である。図２において、ウインド生成手段４１
は、基準信号ａが入力される第１の入力端子部５１と、
当該基準信号ａを所定の遅延時間遅らせた遅延信号ｂを
出力する第１の遅延回路５０等の第１の遅延手段の出力
信号が入力される第２の入力端子部５２とを有する否定
的排他論理和回路｛あるいは一致回路（ＥＸ−ＮＯ
Ｒ）｝５３とで構成されている。さらに、図２におい
て、エッジ検出手段４２は、データ保持機能を有する第
１のフリップフロップ（ＦＦ１）と、第２のフリップフ
ロップ（ＦＦ２）と、ＯＲゲート回路（ＯＲ１）５４と
が、図示のように接続された構成からなるものである。

【００３３】すなわち、上記第１と第２のフリップフロ
ップ（ＦＦ１、ＦＦ２）のＤ入力端子（データ入力端
子）Ｄには、前述した否定的排他論理和回路（ＥＸ−Ｎ
ＯＲ）５３の出力信号ｃが入力され、また第１のフリッ
プフロップＦＦ１のクロック入力端子Ｃには、比較信号
ｄが入力され、また第２のＤ−フリップフロップ（ＦＦ
２）のＤ入力端子Ｄには、この比較信号ｄの反転信号が
入力されるように構成されており、さらに、この第１と
第２のフリップフロップ（ＦＦ１、ＦＦ２）のそれぞれ
のＱ出力端子Ｑが、２入力のＯＲゲート回路５４のそれ
ぞれの入力端子部に接続されている。

【００３４】また、図２に示した本発明の第１の具体例
においては、エッジ検出手段４２の出力信号は、時定数
手段４３の入力端子部に接続されているものであって、
当該時定数手段４３は、第１のトランジスタＴ₁と、第
２のトランジスタＴ₂と、コンデンサＣ₁と、第２のト
ランジスタＴ₂のエミッタに接続される電流源ＣＳとで
構成され、この第１のトランジスタＴ₁の制御端子部に
エッジ検出手段４２の出力（エッジ検出信号Ｅが生成さ
れる部分）が接続されている。

【００３５】また、本発明における該具体例の該時定数
手段４３の出力信号Ｆは、ロック検出信号検出手段５に
入力される。さらに、当該ロック検出信号検出手段５に
おいて、予め定められた適宜のしきい値Ｖｔｈと該時定
数手段４３の出力値とを比較して、所定のしきい値Ｖｔ
ｈを越えるかあるいは所定のしきい値Ｖｔｈから低下し
た時点を検出してロック検出信号ＬＤを生成し、次段に
設けられた適宜の回路（次段の回路）６に出力する。

【００３６】なお、好ましくは、本発明の第１の具体例
においては、時定数手段４３とロック検出信号検出手段
５との間にヒステリシス手段４４が設けられていること
が望ましい。上記した具体例における各回路手段におけ
る動作は、図３のタイミングチャートに示されているよ
うに、まず、基準信号ａとこの基準信号ａを第１の遅延
回路５０により所定の時間だけ遅延された遅延信号ｂと
が、否定的排他論理和回路（ＥＸ−ＮＯＲ）５３の第１
と第２の入力端子部５１、５２にそれぞれ個別に入力さ
れると、この否定的排他論理和回路（ＥＸ−ＮＯＲ）５
３によりウインドに相当する出力信号ｃが生成される。

【００３７】ついで、エッジ検出手段４２において、比
較信号ｄのエッジ部分が、ウインドを示す出力信号ｃの
中に含まれているか否かをこのエッジ検出手段４２で判
断するものであって、すなわち、本発明においては、こ
のウインド生成手段４１において、入力される基準信号
ａのエッジ毎にウインドを示す出力信号ｃを生成して、
このエッジ部の存在を検出するようにしている。

【００３８】そして、本発明においては、ロック状態と
なった時に、この比較信号ｄのエッジが、このウインド
の中心に来るようにこのＰＬＬ回路のタイミングを設定
することが好ましい。かかる設定をすることによって、
ロック状態時においては、この比較信号のエッジが、ウ
インドを示す出力信号ｃの略中心の位置に来るようにし
ておけば、ロック時には、このエッジ検出手段４２のエ
ッジ検出信号Ｅは図３のＥの波形で示されるように、当
該エッジ検出手段４２の出力レベルは“Ｌ”レベルとな
る。

【００３９】その結果、ロック検出信号Ｇは、“Ｌ”レ
ベルを継続する。また、当該周波数が、比較信号との同
期が取れない場合には、つまり、図３における時刻ｔ₁
において、比較信号ｄのエッジ部分が、このウインド４
１内に入らない状態になった場合、すなわち、アンロッ
ク状態になった場合においては、このエッジ検出手段４
２の出力信号（エッジ検出信号）Ｅは、出力信号ｃによ
り表されるウインド内に入らないので、このエッジ検出
手段４２の出力信号Ｅは“Ｈ”レベルとなる。

【００４０】しかしながら、このままの状態で、当該エ
ッジ検出手段４２のロック状態検出結果を出力すると、
ロック状態に至るまでの過程で、偶然にウインド信号ｃ
内に、この比較信号ｄのエッジが来た場合に、例えば、
時刻ｔ₂において、たまたま偶然に出力信号ｃにより表
されるウインド内に、この比較信号ｄのエッジが入った
場合に、このエッジ検出手段４２のエッジ検出信号Ｅ
は、“Ｌ”レベルとなり、その結果ロック検出信号Ｇも
“Ｌ”レベルとなりアンロック状態を出力することにな
る。

【００４１】つまり、実際には、アンロック状態にもか
かわらず、ロック状態として出力してしまうという従来
と同様の欠点を有することになる。そのため、本発明に
おいては、上記構成に加えて、このエッジ検出手段４２
とロック検出信号検出手段５との間に、時定数手段４３
が設けられるものであって、この時定数手段４３は、上
記図２の回路構成からわかるように、当該時定数手段４
２への入力が“Ｈ”レベルになった場合には、すぐにそ
の出力信号Ｆを“Ｈ”レベルとするが、当該入力が
“Ｈ”レベルから“Ｌ”レベルになった場合には、当該
時定数手段４３の出力信号Ｆは、予め定められた一定の
時間が経過して、容量に蓄積された電荷が放電しない限
り、“Ｌ”レベルにならないように構成されるものであ
る。

【００４２】すなわち、ロックするまでの過程で、偶然
にウインド内に比較信号のエッジが来ても、これは単な
る単発である場合には、その検出信号は、無視し、一定
時間検出信号を監視して、測定された出力信号のいずれ
もが“Ｌ”レベルになってない場合には、当該時定数手
段４３の出力信号Ｆが切り替わることはないように構成
するものである。

【００４３】上記の一定時間とは、この時定数手段４３
が、最後に充電された時点、つまり時刻ｔ₁からカウン
トして、少なくとも複数個のウインドが形成されるに十
分な期間を設定するようにすればよい。つまり、時刻ｔ
₂で、一旦何らかの原因で、ロック状態でないにもかか
わらず、比較信号のエッジが、このウインド内で検出さ
れ、ロック状態を誤認させるような状態が発生した場合
でも、この時定数手段４３の出力信号は、予め定められ
た時定数に従って、徐々に低下するように構成されてお
り、当該時定数手段４３の出力信号Ｆが、予め定められ
たしきい値Ｖｔｈ以下となる時刻ｔ₃において、“Ｌ”
レベルとなるように構成しておくものである。

【００４４】係る時定数手段４３における時定数は、特
に特定されるものではないが、少なくとも複数個の比較
信号が入力されるように設定されることが望ましい。上
記具体例においては、時刻ｔ₃において、この時定数手
段４３の出力信号Ｆが、設定されたしきい値Ｖｔｈを切
ることにより、ロック検出信号５の出力信号Ｇが“Ｈ”
レベルとなり、ロック状態となったことが次段の回路に
伝達される。

【００４５】つまり、上記具体例においては、安定した
ＰＬＬ回路のロック検出を行うことが可能となる。また
この時定数回路の出力変化も非常に緩やかである為、次
段において、ロック状態かアンロック状態かの判断も容
易に行うことが可能である。なお、上記方法を採用した
場合でも、このロック検出信号検出手段５からの出力信
号は、変動していることが多く、したがって、例えば適
宜のヒステリシス手段４４をこのロック検出信号検出手
段５とこの時定数手段４３との間に設けることも好まし
い。

【００４６】係るヒステリシス手段４４としては、特に
その構成を特定するものではないが、例えば、少なくと
も複数種のしきい値レベルを設定でき、一方のしきい値
を所定の出力データが横切った場合に、他のしきい値が
目標しきい値として切り替わるような構成を有するもの
であることが望ましい。また、本発明における上記具体
例においては、当該ロック検出信号検出手段５は、ロッ
ク状態時に“Ｌ”レベルの出力信号を出すように構成す
るものとしたが、係る出力信号の極性は、反転させるこ
とも可能であることはいうまでもない。

【００４７】次に、本発明に係る第２の具体例を図４お
よび図５を参照しながら説明する。図４は、本発明に係
る第２の具体例におけるＰＬＬ回路のロック検出回路１
の構成の概略を説明するブロック図であり、また、図５
は、図４の動作を説明するためのタイミングチャートで
ある。前述の第１の具体例においては、例えば、入力さ
れる基準信号にジッタ等の大きい信号が入力されると、
このウインドの位置がリアルタイムに変動する為、エッ
ジ検出手段４２においてうまくウインドが捕らえられな
いことが多く、ロック状態であるにもかかわらずエッジ
検出手段４２の出力となるエッジ検出信号Ｅが“Ｈ”レ
ベルとなってしまい、最終的にアンロック状態として出
力してしまうという問題があった。

【００４８】図４の具体例は、係る問題を解決するもの
であって、基本的な方法としては、このウインド生成手
段４１内に、さらに別の遅延手段、つまり前述した第１
の遅延回路５０からなる第１の遅延手段に対して第２の
遅延回路５５からなる第２の遅延手段を設け、ウインド
の幅をより拡大するようにしたものである。つまり、本
発明における第２の具体例においては、当該ウインド生
成手段４１の遅延手段として、第１の遅延手段（第１の
遅延回路５０）と第２の遅延手段（第１の遅延回路５
５）からなる多段の遅延手段が設けられているものであ
る。

【００４９】かかる構成を採用することによって、次段
のエッジ検出手段４２において比較的容易にウインドを
捕らえることが可能となるので、より正確で正常なＰＬ
Ｌ回路のロック検出動作を実行させることが可能とな
る。ただし、上記した第２の具体例においては、当該ウ
インド生成手段４１においてのみ、この遅延手段を設け
た状態にすると、この基準入力信号と比較入力信号との
位相関係が異なってくるので、係る位相を調整する必要
から、比較信号入力手段３とエッジ検出手段４２との間
に、第３の遅延回路５７からなる第３の遅延手段を設け
るものである。

【００５０】本発明に係る第２の具体例におけるこの第
３の遅延回路５７は、第２の遅延回路５５の略半分の遅
延時間を有するものであることが望ましい。なお、本発
明においては、この第１と第２の遅延回路は、必ずしも
２つに分割されている必要はなく、一つの遅延回路で構
成され、上記したウインドの幅を大きくするようにした
ものであれば、いずれの遅延手段を採用したものであっ
てもよい。

【００５１】つまり、本具体例においては、今、ロック
した時点で、この比較入力信号のエッジが、係るウイン
ドの中心に来るように、ＰＬＬのタイミングを設定して
いるとすると、この第３の遅延回路５７の遅延時間ｔｐ
ｄ３を第２の遅延回路５５の遅延時間ｔｐｄ２の約半分
（１／２）とすれば、前記した第１の具体例におけると
同様の位相関係を維持させることが可能となる。

【００５２】つまり、本発明に係る第２の具体例におい
ては、図５に示すように、仮に時刻ｔ₄において、瞬間
的にジッタが発生して、比較信号ｄのエッジが、出力信
号ｃにより表されるウインドから外れてしまった場合で
も、この第３の遅延回路５７の出力信号ｄ′のエッジ
が、このウインド内で捕捉されるので、時刻ｔ₄におい
ては、エッジ検出手段４２の出力となるエッジ検出信号
Ｅは、何らの変化もせず、したがって、時定数手段４３
の出力信号Ｆおよびロック検出信号検出手段５の出力信
号Ｇも共に変化を示すことがなく、ロック状態を維持す
ることができる。

【００５３】そして、時刻ｔ₅において、第３の遅延回
路５７の出力信号ｄ′のエッジが、出力信号ｃにより表
されるウインドから外れた時点において、初めてエッジ
検出手段４２からのエッジ検出信号Ｅが“Ｈ”レベルと
なり、その結果、時定数手段４３の出力信号Ｆおよびロ
ック検出信号検出手段５の出力信号Ｇも共に変化してア
ンロック状態を検出することになる。

【００５４】なお、本発明において使用されるエッジ検
出手段４２の構成は、特に特定されるものではなく、ウ
インド生成手段４１が形成したウインド内に、当該比較
信号入力手段に入力される比較信号のエッジが存在する
か否かを判別する機能を有するものであれば如何なる構
成のものでも使用することが可能である。

【００５５】また、本発明において使用されるこの時定
数手段４３は、当該エッジ検出手段４２から出力される
所定の信号レベルが、少なくとも所定の時間一定の信号
レベルに維持されている場合に、所定の論理を出力する
機能を有するものであれば、如何なる構成のものでも使
用することが可能である。

【００５６】さらに、このロック検出信号検出手段５に
おける出力論理は、所定の回路における周波数がロック
状態もしくはアンロック状態のいずれか１つを表すもの
であればよく、その極性も“Ｈ”レベル、“Ｌ”レベル
のいずれを採用するものであってもよい。

【００５７】また、このロック検出信号検出手段５は、
当該エッジ検出手段４２が、当該ウインド内に、当該比
較信号入力手段３が形成するエッジが存在しない場合
は、アンロック状態の論理を出力し、所定の期間、当該
ウインド内に、当該エッジが存在している場合にロック
状態の論理を出力するように構成されていることが望ま
しい。次に、本発明に係るＰＬＬ回路のロック検出回路
１の第３の具体例について図６および図７を参照しなが
ら詳細に説明する。

【００５８】すなわち、本発明に係る第３の具体例は、
前記した第１および第２の具体例と基本的な構成は同じ
であるが、入力される信号が、前記した第１および第２
の具体例では、基準信号と比較信号であったのに対し、
第３の具体例においては、データ信号とクロック信号と
が使用されるものである。したがって、この第３の具体
例においては、基準信号入力手段２と比較信号入力手段
３との代わりに、データ信号入力手段２′とクロック信
号入力手段３′とが使用されることになる。

【００５９】さらに、第３の具体例においては、入力デ
ータ信号よりウインドを生成するウインド生成手段４１
と、このウインド内に入力されるクロック信号のエッジ
が存在するか否かを判断するエッジ検出手段４２と、さ
らには、このエッジ検出手段４２において、エッジが検
出されなかった場合に、直ちにアンロック状態とすると
共に、ある程度の時間の間、常に当該エッジを検出し続
けているときのみロック状態を出力する時定数手段４３
およびヒステリシス手段４４を設けたものである。

【００６０】本発明に係る第３の具体例におけるエッジ
検出手段４２は、前述した第１および第２の具体例にお
けるエッジ検出手段４２とは、機能は同一であるが、そ
の構成が異なっている。すなわち、本発明に係る第３の
具体例におけるＰＬＬ回路のロック検出回路としては、
データ信号入力手段２′、クロック信号入力手段３′、
このデータ信号入力手段２′の出力信号とクロック信号
入力手段３′からの出力信号とを比較する比較回路４、
および、この比較回路４の出力信号からロック検出信号
を出力するロック検出信号検出手段５から構成されてお
り、当該比較回路４は、該データ信号入力手段２′に接
続されたウインド生成手段４１と、このウインド生成手
段４１の出力信号とクロック信号入力手段３′の出力信
号とが入力されるエッジ検出手段４２と、このエッジ検
出手段４２の出力が入力され、かつその出力がロック検
出信号検出手段５に接続されている時定数手段４３とが
設けられているようなＰＬＬ回路のロック検出回路が提
供される。

【００６１】すなわち、図６に示すように、エッジ検出
手段４２は、Ｄ入力端子Ｄとクロック入力端子Ｃを有
し、反転Ｑ出力端子ＸＱを有する第３のフリップフロッ
プＦＦ３と、Ｄ入力端子Ｄ、クロック入力端子Ｃ、セッ
ト端子Ｓとを有し、反転Ｑ出力端子ＸＱを有する第４の
フリップフロップＦＦ４および第５のフリップフロップ
ＦＦ５と、第２〜第４のＯＲゲート回路ＯＲ２、ＯＲ３
およびＯＲ４とが、図６に示されているように接続配線
された回路構成を採用するものである。

【００６２】つまり、このウインド生成手段４１の出力
信号ｃは、第３のフリップフロップＦＦ３のＤ入力端子
Ｄと、第２および第３のＯＲゲート回路ＯＲ２、ＯＲ３
の一方の入力端子とに接続されている。また一方で、ク
ロック信号（比較信号）ｄは、第３のフリップフロップ
ＦＦ３のクロック入力端子Ｃと、第２および第３のＯＲ
ゲート回路ＯＲ２、ＯＲ３の他方の入力端子とに接続さ
れている。

【００６３】なお、このクロック信号ｄは、第３のＯＲ
ゲート回路ＯＲ３の他方の入力端子に反転回路を介して
接続されている。また一方で、第３のフリップフロップ
ＦＦ３の反転Ｑ出力端子ＸＱの出力は、反転回路を介し
て第４および第５のフリップフロップＦＦ４、ＦＦ５の
セット端子Ｓに接続されている。さらに、第２のＯＲゲ
ート回路ＯＲ２の出力は、第４のフリップフロップＦＦ
４のクロック入力端子Ｃに接続されている、さらにま
た、第３のＯＲゲート回路ＯＲ３の出力は、第５のフリ
ップフロップＦＦ５のクロック入力端子Ｃに接続されて
いる。

【００６４】また、第４および第５のフリップフロップ
ＦＦ４、ＦＦ５の反転Ｑ出力端子ＸＱの出力は、反転回
路を介して第４のＯＲゲート回路ＯＲ４の入力端子にそ
れぞれ接続されていると共に、この第４のフリップフロ
ップＦＦ４の反転出力端子ＸＱの出力は、反転回路を介
してこの第５のフリップフロップＦＦ５のＤ入力端子Ｄ
に接続されている。第５のフリップフロップＦＦ５の反
転出力端子ＸＱの出力は、反転回路を介して第４のフリ
ップフロップＦＦ４のＤ入力端子Ｄに接続されている。

【００６５】係るエッジ検出手段４２の動作を図７のタ
イミングチャートに従って説明するならば、入力される
データ信号（基準信号）ａと、第１の遅延回路５０によ
り所定の時間遅延された遅延信号ｂとが、否定的排他論
理和回路（ＥＸ−ＮＯＲ）５３に入力され、出力信号ｃ
により表されるウインドの波形が形成される。また一方
で、クロック信号入力手段３′からクロック信号ｄが入
力されると、第３のフリップフロップＦＦ３の反転Ｑ出
力端子ＸＱから出力される出力信号を反転させたエッジ
検出信号Ｅは、“Ｈ”レベルを示し、また、第２のＯＲ
ゲート回路ＯＲ２の出力信号Ｆと第３のＯＲゲート回路
ＯＲ３の出力信号Ｇは、当該クロック信号ｄのエッジ
が、出力信号ｃにより表されるウインド内にある間だけ
それぞれ“Ｌ”レベルを示し、その他の期間には“Ｈ”
レベルを呈するものである。

【００６６】また、第３のフリップフロップＦＦ３の出
力信号Ｅをセット端子Ｓに入力し、第２のＯＲゲート回
路ＯＲ２の出力信号Ｆをクロック入力端子Ｃに入力する
第４のフリップフロップＦＦ４においては、その反転Ｑ
出力端子ＸＱの出力信号Ｈは“Ｈ”レベルとなるが、反
転回路でインバートされるので、“Ｌ”レベルの信号が
出力される。また、この第３のフリップフロップＦＦ３
の出力信号Ｅをセット端子Ｓに入力し、この第２のＯＲ
ゲート回路ＯＲ２の出力信号Ｆをクロック入力端子ｃに
入力する第５のフリップフロップＦＦ５においては、そ
の反転Ｑ出力端子ＸＱの出力信号Ｉは“Ｈ”レベルとな
るが、反転回路でインバートされるので、“Ｌ”レベル
の信号が出力されることになる。

【００６７】その結果、この第４のフリップフロップＦ
Ｆ４の反転出力信号Ｈと第５のフリップフロップＦＦ５
の反転出力信号Ｉは、図７のような出力波形を描くこと
になる。そして、第４のフリップフロップＦＦ４の反転
出力信号Ｈと第５のフリップフロップＦＦ５の反転出力
信号Ｉは、共に第４のＯＲゲート回路ＯＲ４に入力され
て、この第４のＯＲゲート回路ＯＲ４から“Ｌ”レベル
の出力信号Ｊが出力され、ロック状態が検出されること
になる。

【００６８】次に、時刻ｔ_n（ｎは任意の正の整数）に
おいて、出力信号ｃにより表されるウインド内に、クロ
ック信号ｄのエッジが存在しない場合には、第４のフリ
ップフロップＦＦ４の反転出力信号Ｈが“Ｈ”レベルに
変化して第４のＯＲゲート回路ＯＲ４の出力信号Ｊを
“Ｈ”レベルに変化させるので、アンロック状態が検出
されることになる。本発明に係る第３の具体例において
は、特に、入力されるデータ信号が、ランダムなパター
ンである場合が多く、したがって規則的でない場合に
は、上記のウインドは、規則的な周期で生成されない
が、係る状況においても、前述した具体例と同様に、よ
り安定した、正確なＰＬＬ回路のロック状態の検出を正
常に行うために、時定数手段４３が設けられているもの
であって、係る時定数手段４３の構成およびその機能
は、前述の具体例におけるものと同一であるので、詳細
な説明は省略する。

【００６９】次に、図８は、本発明の第３の具体例にお
いて使用されるエッジ検出手段４２の変形例を示すブロ
ック図である。図８のＰＬＬ回路のロック回路は、デー
タ信号入力手段２′に接続されるウインド生成手段４１
に遅延手段を設けるものであって、当該遅延手段は、第
１の遅延回路５０からなる第１の遅延手段と第２の遅延
手段５５からなる第２の遅延手段とに分割して設けるも
のであってもよく、また、一体的に設けたものであって
もよい。

【００７０】さらに、クロック信号入力手段３′とエッ
ジ検出手段４２との間に、第３の遅延回路５７からなる
第３の遅延手段を設けることもでき、係る具体例におけ
る各遅延手段の作用、構成および目的は、前記した第１
および第２の具体例における遅延手段と実質的に同一で
あるので、その詳細な説明は省略する。

【００７１】図９は、本発明に係るＰＬＬ回路のロック
検出回路の別の具体例の構成を示すブロック図であり、
上記した各具体例に比べて、極めて簡易な構成を有す
る、経済的かつ正確であって安定性のあるＰＬＬ回路の
ロック検出回路１を得るものである。

【００７２】すなわち、図９に示すように、本発明にお
けるＰＬＬ回路のロック検出回路の第４の具体例におい
ては、基準信号入力手段２、比較信号入力手段３、基準
信号入力手段２の出力信号と比較信号入力手段３からの
出力信号とを比較する比較回路４、およびこの比較回路
４の出力信号からロック検出信号を出力するロック検出
信号検出手段５から構成されたＰＬＬ回路のロック検出
回路１において、当該比較回路４に、時定数手段４３お
よびヒステリシス手段４４が設けられているＰＬＬ回路
のロック検出回路１が提供される。

【００７３】上記具体例におけるこの比較回路４の構成
は、従来のＰＬＬ回路のロック検出回路において使用さ
れている比較回路と同一のもので差し支えない。

【００７４】つまり、上記の具体例においては、この比
較回路４において、基準信号入力手段２からの基準信号
と比較信号入力手段３からの比較信号とを比較して、そ
の結果が一致していない場合には、直ちにアンロック状
態を出力し、ある程度の時間の間、常に一致状態が継続
される場合にのみ、ロック状態を出力するようにし、さ
らに、ジッタ、あるいは出力電圧の変動等による誤動作
を有効に防止するものである。

【００７５】以下に、上記した本発明に係る第３の具体
例において使用し得るエッジ検出手段４２の他の構成例
について説明する。

【００７６】図１０は、本発明における第３の具体例に
おけるエッジ検出手段４２の他の構成例を示すブロック
図であって、図６におけるエッジ検出手段４２との違い
は、図６中の第３のフリップフロップＦＦ３に対応する
フリップフロップＦＦ３′のクロック入力端子Ｃが反転
入力端子に構成されているものであって、係る構成によ
り、当該ウインド内にクロック信号の立ち下がりエッジ
があるときにエッジありと判断し、立ち下がりエッジが
ないときには、エッジなしと判断するように構成されて
いるものである。

【００７７】当該エッジ検出手段４２の動作は、極性が
異なるだけで図６のエッジ検出手段４２の動作と同じで
ある。

【００７８】図１１は、本発明における第３の具体例に
おけるエッジ検出手段４２のさらに他の構成例を示すブ
ロック図である。図中、ウインド生成手段４１の出力信
号がクロック入力端子Ｃに入力され、クロック信号入力
手段３′からのクロック信号がＤ入力端子Ｄに入力され
る第６のフリップフロップＦＦ６と、このウインド生成
手段４１の出力信号が、反転回路を介してクロック端子
Ｃに入力され、クロック信号入力手段３′からのクロッ
ク信号がＤ入力端子Ｄに入力される第７のフリップフロ
ップＦＦ７と、第６および第７のフリップフロップＦＦ
６、ＦＦ７のＱ出力端子Ｑが、それぞれ入力端子に接続
された否定的論理和回路｛あるいは一致回路（ＥＸ−Ｎ
ＯＲ）｝６０とで構成されており、当該ウインド内にク
ロック信号の立ち上がりエッジもしくは立ち下がりエッ
ジがあるときにエッジがあると判断し、またクロック信
号の立ち上がりエッジもしくは立ち下がりエッジがない
ときにエッジがないと判断する回路構成を採っている。

【００７９】つまり、２個のフリップフロップＦＦ６、
ＦＦ７によって入力されるウインドの両エッジでクロッ
ク信号を捕らえクロック信号の状態を判断することが可
能となる。本具体例において、入力されるデータがラン
ダムなパターンの場合、すなわち規則的でない場合に、
当該ウインドが規則的な周期で生成されないが、係る場
合でも正常な動作を行わせることが可能となる。

【００８０】図１２は、本発明における第３の具体例に
おけるエッジ検出手段４２の別の構成例を示すブロック
図である。図中、ウインド生成手段４１の出力信号がク
ロック入力端子Ｃに入力され、クロック信号入力手段
３′からのクロック信号がデータ端子Ｄに入力される第
８のフリップフロップＦＦ８と、このウインド生成手段
４１の出力信号が、反転回路を介してクロック端子Ｃに
入力され、クロック信号入力手段３′からの出力クロッ
ク信号がＤ入力端子Ｄに入力される第９のフリップフロ
ップＦＦ９と、第８のフリップフロップＦＦ８のＱ出力
端子Ｑが、一方の入力端子に接続され、かつ、第９のフ
リップフロップＦＦ９の反転Ｑ出力端子ＸＱが、反転回
路を介して他方の入力端子に接続されたＮＡＮＤゲート
回路６１とで構成されており、当該ウインド内にクロッ
ク信号の立ち上がりエッジがあるときにエッジがあると
判断し、またクロック信号の立ち上がりエッジがないと
きにエッジがないと判断する回路構成を採っている。

【００８１】つまり、２個のフリップフロップＦＦ８、
ＦＦ９によって入力されるウインドの両エッジでクロッ
ク信号を捕らえクロック信号の状態を判断することが可
能となる。

【００８２】図１３は、本発明における第３の具体例に
おけるエッジ検出手段４２のさらに別の構成例を示すブ
ロック図である。図中、ウインド生成手段４１の出力信
号がクロック入力端子Ｃに入力され、クロック信号入力
手段３′からのクロック信号がＤ入力端子Ｄに入力され
る第１０のフリップフロップＦＦ１０と、ウインド生成
手段４１の出力信号が、反転回路を介してクロック入力
端子Ｃに入力され、クロック信号入力手段３′からのク
ロック信号がＤ入力端子Ｄに入力される第１１のフリッ
プフロップＦＦ１１と、第１０のフリップフロップＦＦ
１０の反転Ｑ出力端子ＸＱが反転回路を介して、一方の
入力端子に接続され、かつ、第１１のフリップフロップ
ＦＦ１１のＱ出力端子Ｑが、他方の入力端子に接続され
たＮＡＮＤゲート回路６２とで構成されており、当該ウ
インド内にクロック信号の立ち下がりエッジがあるとき
にエッジがあると判断し、またクロック信号の立ち下が
りエッジがないときにエッジがないと判断する回路構成
を採っている。

【００８３】つまり、２個のフリップフロップＦＦ１
０、ＦＦ１１によって入力されるウインドの両エッジで
クロック信号を捕らえクロック信号の状態を判断するこ
とが可能となる。

【００８４】ついで、入力データＤＡＴＡを含むデータ
信号に同期したクロック信号を抽出生成する機能を備え
た本発明のＰＬＬ回路のロック検出回路の具体例に対し
改良を施した実施例を説明する。この実施例との違いを
明確にするため、まず、図１４および図１５を参照しな
がら、クロック信号を抽出生成する機能を備えた本発明
のＰＬＬ回路のロック検出回路の具体例を詳しく説明す
る。

【００８５】図１４および図１５は、クロック抽出生成
機能を有する本発明のＰＬＬ回路のロック検出回路の一
例を示す回路ブロック図（その１およびその２）であ
る。これらの図１４および図１５の回路は、基本的に、
前述の図２のロック検出回路に相当するＰＬＬ部７およ
びロック検出部４０に直並列変換部９を付加したもので
ある。さらに、図１６は、図１４に示すＰＬＬ回路のロ
ック検出回路における動作を説明するためのタイミング
チャートである。

【００８６】図１４において、ＰＬＬ部７は、入力デー
タＤＡＴＡを含むデータ信号と、このデータ信号をチャ
ージポンプ部７２およびフィルタ部７３により積分した
信号が入力される電圧制御発振器（ＶＣＯ）７４と、こ
の電圧制御発振器７４から出力されるクロック信号（図
１４ではＶＣＯ出力信号Ｓvco ）との位相を比較する位
相比較器７１とを具備している。さらに、上記ＰＬＬ部
７においては、位相比較器７１による位相比較結果に基
づいて上記データ信号に同期したクロック信号を抽出生
成することができる。

【００８７】さらに、図１４において、ロック検出部４
０は、入力データＤＡＴＡを含むデータ信号が入力され
るＤ入力端子Ｄと、ＰＬＬ部７から抽出生成されたクロ
ック信号が入力されるクロック入力端子Ｃとを有する２
つのフリップフロップ１４３、１４４を具備している。
ここで、ＰＬＬ部７から抽出生成されたクロック信号
は、遅延回路素子７５（遅延回路０：後述の第１の遅延
回路素子に対応する）を通してクロック入力端子Ｃに入
力される。また、データ信号は、１つの遅延回路素子１
４０を通して一方のフリップフロップ１４３のＤ入力端
子Ｄに入力される。別の経路として、データ信号は、直
列に接続された２つの遅延回路素子１４１、１４２を通
して他方のフリップフロップ１４４のＤ入力端子Ｄに入
力される。

【００８８】さらに、図１４においては、上記の２つの
フリップフロップ１４３、１４４の各々のＱ出力端子Ｑ
を入力とする否定的排他論理和回路１４８が、２つのフ
リップフロップ１４３、１４４の後段に接続される。さ
らに、否定的排他論理和回路１４８の出力側には、時定
数回路１４５、ヒステリシス回路１４６およびインバー
タ回路１４７が設けられている。

【００８９】これらのフリップフロップ１４３、１４
４、および否定的排他論理和回路１４８は、それぞれ、
前述の図２におけるフリップフロップＦＦ１、ＦＦ２、
および否定的排他論理和回路５３とほぼ同じ機能を有す
る。さらに、否定的排他論理和回路５３の出力側に接続
される時定数回路１４５およびヒステリシス回路１４６
は、それぞれ、前述の図２における時定数手段４３およ
びヒステリシス手段４４とほぼ同じ機能を有する。

【００９０】さらに詳しく説明すると、図１４の時定数
回路１４５は、前述の図２の場合と同じように、第１の
トランジスタＴ₁′と、第２のトランジスタＴ₂′と、
コンデンサＣ₁′と、第２のトランジスタＴ₂′のエミ
ッタに接続される電流源ＣＳ′とで構成され、第１のト
ランジスタＴ₁′の制御端子部にエッジ検出機能を有す
る否定的排他論理和回路１４８が接続されている。

【００９１】上記のような構成のロック検出部４０は、
データ信号の１ビット内の２点の信号レベルの“Ｈ”レ
ベルまたは“Ｌ”レベルを、電圧制御発振器７４の発振
周期の複数倍毎（Ｎ倍毎：Ｎは任意の正の整数）に順次
抽出比較するような構成になっている。ここでは、上記
１ビット内の２点の信号レベルを電圧制御発振器７４の
発振周期毎に順次抽出比較することにより、上記信号レ
ベルの各々にて同じ状態が比較的長く続いたことが判別
されたときのみロック状態とするようにしている。

【００９２】さらに、図１５において、直並列変換部９
は、入力データＤＡＴＡを含むデータ信号に同期したク
ロック信号をクロック入力として、直列形式のデータ信
号を抽出するための４つのフリップフロップ９１、９
２、９３および９４が設けられている。さらに、これら
のフリップフロップ９１〜９４から出力される直列形式
のデータ信号を、１／４分周器９５により４倍の周期に
されたクロック信号をクロック入力として、並列形式の
データ信号に変換し、入力データの取り込みを行う４つ
の他のフリップフロップ９６、９７、９８および９９が
設けられている。

【００９３】図１４および図１５に示したロック検出回
路では、入力データＤＡＴＡを含むデータ信号を、互い
に遅延量の異なる２種の遅延回路（第１の遅延回路素子
１４０からなる遅延回路１、第２の遅延回路素子１４
１、１４２からなる遅延回路２）に通すことによってタ
イミングの異なる２つのデータ信号を生成する。さら
に、これらのデータ信号の立ち上がりエッジにおいて、
電圧制御発振器７４からのＶＣＯ出力信号（クロック信
号）Ｓvco の“Ｈ”レベルまたは“Ｌ”レベルを検出
し、それらが異なる場合にはロック状態、同じ場合には
アンロック状態としている。

【００９４】この場合、データ信号から抽出されたクロ
ック信号（図１４ではＶＣＯ出力信号Ｓvco ）は、直並
列変換部９で入力データの取り込みに使用されるため、
クロック信号の立ち上がりがデータ信号の変化点になけ
れば正しい入力データを取り込むことができる。したが
って、ロック検出部４０のクロック信号の立ち上がりが
データ信号の変化点にないときにロックしていると判断
すればよい。

【００９５】しかしながら、この種のロック検出部で
は、図１６のタイミングチャートに示すように、入力デ
ータＤＡＴＡにジッタ（図１６の斜線部）があるとき
に、遅延回路７５を通してデータ信号（ａ）を遅延させ
た信号（ア）、および、２つの遅延回路１４１、１４２
を通してデータ信号（ａ）を遅延させた信号（イ）もジ
ッタの影響を受ける。それゆえに、遅延回路７５を通し
てクロック信号（ｂ）を遅延させた信号（ウ）の立ち上
がりにおいて、入力データＤＡＴＡの変化点にないにも
かかわらずロックしていないと判断してしまうことがあ
る（ロック検出信号（ｃ）により最終判断される）。

【００９６】このような状態では、遅延量の異なる２種
の遅延回路を通して得られる２つのデータ信号は、それ
ぞれ、フリップフロップ１４３、１４４に入力された後
に、互いに異なる“Ｌ”レベルの信号（エ）と“Ｈ”レ
ベルの信号（オ）として出力されることはなくなる。こ
の結果、否定的排他論理和回路１４８の出力信号（カ）
のレベルも“Ｌ”レベルまたは“Ｈ”レベルになり、ア
ンロック状態になっているとみなされてしまう。

【００９７】このような現象は、遅延回路２の遅延時間
と遅延回路１の遅延時間との差がデータの１ビットの間
隔の半分、すなわち、ＰＬＬ部をロックさせようとする
周期の１／２のときに起こりにくくなる。このときに許
される入力データのジッタの最大値は、データの１ビッ
トの間隔の約半分（１／２）となる。したがって、入力
データのビットレートが高くなるにつれて、ロック検出
部に許されるジッタの最大値は小さくなり、その許容範
囲が制限される。例えば、入力データのビットレートが
１２５Ｍｂｐｓ（ビット／秒）のときには４ｎｓｅｃ
（ナノ秒）、２５０Ｍｂｐｓのときには２ｎｓｅｃとな
る。つまり、上記のロック検出部では、２５０Ｍｂｐｓ
のデータが２ｎｓｅｃ以上のジッタをもつと、正確なロ
ック検出ができなくなる可能性もある。

【００９８】ついで、図１７および図１８を参照しなが
ら、上記の不都合な点を解消するために考え出された本
発明の実施例の構成を説明する。図１７および図１８
は、図１４の回路を改良した構成を有する本発明のＰＬ
Ｌ回路のロック検出回路の構成を示す回路ブロック図
（その１およびその２）である。さらに、図１９は、図
１７のＰＬＬ回路のロック検出回路のＰＬＬロック時に
おける各部の動作を示すタイミングチャートであり、図
２０は、図１７のＰＬＬ回路のロック検出回路のＰＬＬ
アンロック時における各部の動作を示すタイミングチャ
ートである。

【００９９】図１７におけるＰＬＬ回路のロック検出回
路は、入力データＤＡＴＡを含むデータ信号から、これ
に同期したクロック信号を抽出生成するＰＬＬ部７と、
上記データ信号、および、ＰＬＬ部７から抽出生成され
る当該クロック信号に基づき、ロック状態であることを
検出するロック検出部１５０と、ＰＬＬ部７から抽出生
成され、かつ、上記データ信号に同期したクロック信号
を用いて入力データの取り込みを行う直並列変換部１０
０とを備えている。

【０１００】上記のＰＬＬ部７の回路構成は、前述の図
１４のＰＬＬ部７の回路構成と同じじなので、ここで
は、その説明を省略することとする。

【０１０１】図１７に示すロック検出部１５０の構成を
より詳しく説明すると、このロック検出部１５０は、上
記データ信号の１ビット内の２点の信号レベルを、電圧
制御発振器７４の発振周期の複数倍毎に順次抽出比較す
る手段を備えており、上記１ビット内の２点の信号レベ
ルを電圧制御発振器７４の発振周期毎に順次抽出比較す
る手段により、上記信号レベルの各々にて同じ状態が所
定の期間続いたことが判別されたときのみロック状態と
するように構成される。

【０１０２】さらに、図１７に示すように、上記１ビッ
ト内の２点の信号レベルを電圧制御発振器７４の発振周
期毎に順次抽出比較する手段は、電圧制御発振器７４か
ら出力されるクロック信号（ＶＣＯ出力信号Ｓvco ）の
立ち上がりエッジまたは立ち下がりエッジの位相を遅ら
せてデータ信号のある位置に移動する第１の遅延回路素
子７５（第１の遅延回路部）と、この第１の遅延回路素
子７５を通過した信号の立ち上がりエッジまたは立ち下
がりエッジによりデータ信号の信号レベル（“Ｈ”レベ
ルまたは“Ｌ”レベル）を検出する第１のＤ−フリップ
フロップ（ＤＦＦ）１５２等の第１のデータ保持手段
と、第１の遅延回路素子７５を通過した信号の位相をさ
らに遅らせる第２の遅延回路素子１５０、１５１（第２
の遅延回路部）と、この第２の遅延回路素子１５０、１
５１を通過した信号の立ち上がりエッジまたは立ち下が
りエッジによりデータ信号の信号レベル（“Ｈ”レベル
または“Ｌ”レベル）を検出する第１のＤ−フリップフ
ロップ１５３等の第２のデータ保持手段とを具備してい
る。

【０１０３】さらに、図１７に示すように、上記１ビッ
ト内の２点の信号レベルを電圧制御発振器７４の発振周
期毎に順次抽出比較する手段は、上記２つのＤ−フリッ
プフロップ１５２、１５３の出力を受ける排他論理和回
路（ＥＸＯＲ回路）１５４と、この排他論理和回路１５
４の出力をＤ入力として、かつ、電圧制御発振器７４の
出力をクロック入力として受ける第３のＤ−フリップフ
ロップ１５５等の第３のデータ保持手段と、この第３の
Ｄ−フリップフロップ１５５の出力が一定期間“Ｌ”レ
ベルのときのみロック状態として出力する時定数回路１
５６と、この時定数回路１５６の出力を受けるヒステリ
シス回路１５７と、インバータ回路１５８とを具備して
いる。

【０１０４】上記の排他論理和回路１５４の出力側に接
続される時定数回路１５６およびヒステリシス回路１５
７は、それぞれ、上記の図１４の場合のように、前述の
図２における時定数手段４３およびヒステリシス手段４
４とほぼ同じ機能を有する。

【０１０５】さらに詳しく説明すると、図１７の時定数
回路１５６は、前述の図２の場合と同じように、第１の
トランジスタＴ₁′と、第２のトランジスタＴ₂′と、
コンデンサＣ₁′と、第２のトランジスタＴ₂′のエミ
ッタに接続される電流源ＣＳ′とで構成され、第１のト
ランジスタＴ₁′の制御端子部にエッジ検出機能を有す
る排他論理和回路１５４および第３のＤ−フリップフロ
ップ１５５が接続されている。

【０１０６】さらに、図１８において、直並列変換器１
００は、前述の図１５の直並列変換器９０の場合と同じ
ように、入力データＤＡＴＡを含むデータ信号に同期し
たクロック信号をクロック入力として、直列形式のデー
タ信号を抽出するための４つのフリップフロップ１０
１、１０２、１０３および１０４が設けられている。さ
らに、これらのフリップフロップ１０１〜１０４から出
力される直列形式のデータ信号を、１／４分周器１０５
により４倍の周期にされたクロック信号をクロック入力
として、並列形式のデータ信号に変換し、入力データの
取り込みを行う４つの他のフリップフロップ１０６、１
０７、１０８および１０９が設けられている。さらに、
これらのフリップフロップ１０６、１０７、１０８およ
び１０９の出力信号は、それぞれ、バッファ回路１１
０、１１１、１１２および１１３を介して外部の回路等
に伝送される。

【０１０７】ここで、図１７および図１８に示すよう
に、上記直並列変換器１００の直前に、第３の遅延回路
素子１５９（第３の遅延回路部）を介してロック検出部
１５０を設け、このロック検出部１５０により、入力デ
ータＤＡＴＡの取り込みに用いる電圧制御発振器７４の
出力信号の位相を、第２のＤ−フリップフロップ１５３
に用いるために電圧制御発振器７４の出力信号に与える
遅延量の略半分だけ遅らせるようにしている。すなわ
ち、第２の遅延回路部の半分の遅延量を持つ第３の遅延
回路部を通過した電圧制御発振器の出力信号の立ち上が
りエッジにより、データの取り込みが正しく行われてい
るときだけロック検出出力のレベルを“Ｈ”レベルにし
ている。

【０１０８】ついで、図１９および図２０を参照しなが
ら、図１７のＰＬＬ回路のロック検出回路のＰＬＬロッ
ク時およびＰＬＬアンロック時における各部の動作を説
明する。

【０１０９】図１９に示すように、ＰＬＬ部のＶＣＯ出
力信号Ｓvco の位相は、第１の遅延回路素子７５によっ
て入力データＤＡＴＡの中心付近に移される（図１７お
よび図１９の信号（ア））。そして、第２の遅延回路素
子１５０、１５１は、第１の遅延回路素子７５の出力信
号の位相をさらに遅らせ、この出力信号は、データの中
心よりさらに後ろに移される（図１７および図１９の信
号（イ））。これらの遅延回路素子を通過したＶＣＯ出
力信号は、それぞれ、第１および第２のＤ−フリップフ
ロップ１５２、１５３に送られ、立ち上がりエッジ位置
での入力データＤＡＴＡの“Ｈ”レベルまたは“Ｌ”レ
ベルの検出を行う。

【０１１０】これらの第１および第２のＤ−フリップフ
ロップ１５２、１５３の出力信号が、図１９の信号
（ウ）、（エ）に対応している。これらの信号（ウ）、
（エ）は、次段の排他論理和回路１５４に入力される。
ＰＬＬロック時には、信号（ウ）と信号（エ）は、信号
（ア）と信号（イ）の位相差の時間を除けば同じになる
ため、排他論理和回路１５４の出力信号（オ）のレベル
は広い範囲で“Ｌ”レベルになる。したがって、排他論
理和回路１５４の出力信号（オ）をＶＣＯ出力信号Ｓvc
o の立ち上がりでたたくと、第３のＤ−フリップフロッ
プ１５５の出力信号（カ）のレベルは“Ｌ”レベルとな
る。

【０１１１】この“Ｌ”レベルの出力信号（カ）を時定
数回路１５６に入力すると、時定数回路内のトランジス
タＴ₁′が非導通状態（オフ状態）になり、コンデンサ
Ｃ₁′の電荷がトランジスタＴ₂′のベース電流により
徐々に放電して、その出力電圧は低くなる。そして、時
定数回路１５６の出力に対応する信号（キ）の電圧があ
るレベルより小さくなると、ヒステリシス回路の出力レ
ベルが“Ｌ”レベルとなり、次段のインバータ回路１５
８で反転されてロック検出出力のレベルが“Ｈ”レベル
になる。

【０１１２】逆に、ＰＬＬアンロック時には、信号
（ウ）と信号（エ）との間で異なる時間が長いため、排
他論理和回路１５４の出力信号（オ）は“Ｈ”レベルに
なったり“Ｌ”レベルになったりする。このため、出力
信号（カ）の出力も“Ｈ”になったり“Ｌ”になったり
する。第３のＤ−フリップフロップの出力信号（カ）の
出力レベルが“Ｈ”レベルになると、時定数回路１５６
内のトランジスタＴ₁′が導通状態（オン状態）になっ
て瞬時にコンデンサＣ₁′が充電され、信号（キ）の電
圧が高くなり、ロック検出出力のレベルは“Ｌ”レベル
になる。

【０１１３】このように、ロック検出出力のレベルが
“Ｈ”レベルになっているときは、直並列変換回路１０
０で入力データＤＡＴＡを取り込むＶＣＯ出力信号は、
第３の遅延回路素子の遅延時間が第２の遅延回路素子の
遅延時間の約１／２であれば、その位相が信号（ア）と
信号（イ）の中間に来るため、正確に入力データＤＡＴ
ＡのＨＬレベル（“Ｈ”レベルまたは“Ｌ”レベル）の
検出を行うことができる。

【０１１４】次に、ロック検出部１５０に許されるジッ
タの最大値について述べる。第２の遅延回路素子の遅延
量を、データの１ビットの間隔の１／４にすると、許さ
れるジッタの最大値はデータの１ビットの３／４とな
る。例えばビットレートが２５０Ｍｂｐｓの場合、許さ
れるジッタの最大値は３ｎｓｅｃとなり、入力に許され
るジッタの最大値が顕著に大きくなる。

【０１１５】図２１は、図１７のＰＬＬ回路のロック検
出回路における特徴的な部分を示す回路ブロック図であ
り、図２２は、図２１の各部の動作を示すタイミングチ
ャートである。

【０１１６】図２１においては、図１７の実施例におい
て図１４と異なる部分を抜き出した回路部分が示されて
いる。図２１では、第１の遅延回路素子等からなる第１
の遅延回路部１６０を用いてＰＬＬ部のＶＣＯ出力信号
Ｓvco （すなわち、クロック信号）の位相を入力データ
ＤＡＴＡの中心付近に移動させる。さらに、第２の遅延
回路素子１５０、１５１は、第１の遅延回路素子等から
なる第２の遅延回路部１６１を用いてＶＣＯ出力信号の
位相をさらに遅らせ、データの中心よりさらに後ろに移
す。これらの異なる遅延回路素子等を通過したＶＣＯ出
力信号は、それぞれ、第１および第２のＤ−フリップフ
ロップ１５２、１５３等のデータ保持手段に送られる。
遅延回路素子等の遅延時間を適切な値に設定することに
より、ジッタの影響を受けることなく上記のＶＣＯ出力
信号の立ち上がりエッジ位置での入力データＤＡＴＡの
“Ｈ”レベルまたは“Ｌ”レベルの検出を誤りなく行う
ことができる。

【０１１７】図２２においては、図２１の各部における
代表的な信号波形が示されている。図２２に示すよう
に、本発明の実施例では、電圧制御発振器７４からのＶ
ＣＯ出力信号（図２１および図２２の信号）は、第１
の遅延回路部によりデータの１ビットの間隔の１／２近
傍まで遅延させ（図２１および図２２の信号）、さら
に、第２の遅延回路部によりデータの１ビットの間隔の
約１／４遅延させている（図２１および図２２の信号
）。このように遅延回路部を構成すれば、信号と信
号との位相ずれが適切な値に設定されるので、第１お
よび第２のＤ−フリップフロップ１５２、１５３等のデ
ータ保持手段により、ＶＣＯ出力信号の立ち上がりエッ
ジ位置での入力データＤＡＴＡの“Ｈ”レベルまたは
“Ｌ”レベルの検出が確実に遂行され、第１および第２
のＤ−フリップフロップ１５２、１５３のＱ出力端子Ｑ
から、それぞれ、信号および信号が誤りなく出力さ
れる。

【０１１８】図２３は、図１７のＰＬＬ回路のロック検
出回路において入力データをＰＬＬロック状態またはＰ
ＬＬアンロック状態にしたときの入力データの変化の様
子を示す概念図である。図２３において、入力データＤ
ＡＴＡを含むデータ信号の１ビット内の２点（図２３中
の（１）、（２））の“Ｈ”レベルまたは“Ｌ”レベル
を、電圧制御発振器の発振周期のＮ倍毎に順次抽出する
場合、ＰＬＬロック時では、入力データＤＡＴＡに同期
した信号、すなわち、入力データＤＡＴＡと同じ周期の
ＶＣＯ出力信号がクロック信号として生成される。

【０１１９】また一方で、ＰＬＬアンロック時では、入
力データＤＡＴＡの約２倍の周期のＶＣＯ出力信号が生
成される。すなわち、このようにして生成されたＶＣＯ
出力信号の周期は、入力データＤＡＴＡの周期と一致し
ておらず、入力データＤＡＴＡとＶＣＯ出力信号との関
係は非同期になっている。

【０１２０】したがって、例えばＶＣＯ出力信号の立ち
上がりエッジ位置で、ある程度長い期間入力データの変
化の様子を検知すれば、ロック状態にあるかアンロック
状態にあるかを確実に検出することができる。

【０１２１】

【発明の効果】以上説明したように、本発明のＰＬＬ回
路のロック検出回路によれば、第１に、基準信号からウ
インドを作成し、係るウインド内に比較信号の立ち上が
りもしくは立ち下がりのエッジが存在するか否かを判断
するので、当該比較信号のエッジの検出操作そのものが
正確に行われると同時に、当該回路における周波数のロ
ック状態に関して、当該ロック状態が変化した場合に
は、所定の時間の間、当該変化の状態が固定的に継続さ
れるか否かを判断し、当該変化の状態が固定的に継続さ
れた場合に限り、当該ロック状態についての状態が変化
したと判断するようにするものであるから、次段に接続
された他の回路において、ロック状態あるいはアンロッ
ク状態を誤って判断することが有効に防止できる。

【０１２２】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第２に、データ信号からウインドを作成
し、係るウインド内にクロック信号の立ち上がりもしく
は立ち下がりのエッジが存在するか否かを判断するの
で、当該クロック信号のエッジの検出操作そのものが正
確に行われると同時に、当該回路における周波数のロッ
ク状態に関して、当該ロック状態が変化した場合には、
所定の時間の間、当該変化の状態が固定的に継続される
か否かを判断し、当該変化の状態が固定的に継続された
場合に限り、当該ロック状態についての状態が変化した
と判断するようにしているものであるから、データ信号
に同期したクロック信号を誤りなく出力することができ
る。

【０１２３】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第３に、時定数手段の出力端子と上記ロ
ック検出信号検出手段との間にヒステリシス手段を設け
ているので、ロック状態の検出レベルを任意にかつ安定
に設定することができる。

【０１２４】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第４に、ロック検出回路内のウインド生
成手段が遅延手段を有しているので、ウインドの値を任
意にかつ安定に設定することができる。

【０１２５】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第５に、ウインド生成手段内の遅延手段
として、多段の遅延手段を使用しているので、ウインド
の値を比較的広範囲に変化させることができる。

【０１２６】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第６に、比較信号入力手段とエッジ検出
手段との間に第３の遅延手段を設けているので、基準信
号を遅延させても比較信号との位相ずれを適宜補正する
ことができる。

【０１２７】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第７に、比較信号入力手段とエッジ検出
手段との間に第３の遅延手段を設けているので、データ
信号を遅延させてもクロック信号との位相関係のずれを
適宜補正することができる。

【０１２８】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第８に、一方の遅延手段の遅延時間を他
方の遅延手段の遅延時間の略半分に設定しているので、
ロック状態検出用のウィンドを安定に確保することがで
きる。

【０１２９】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第９に、ウインド生成手段が形成したウ
インド内に、比較信号入力手段もしくはクロック信号入
力手段に入力される入力信号のエッジが存在するか否か
を判別するようにしているので、ＰＬＬがロック状態に
なっていることを瞬時にかつ確実に検出することができ
る。

【０１３０】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１０に、時定数手段は、エッジ検出手
段から出力される信号レベルが、ある程度長い時間
“Ｈ”レベルまたは“Ｌ”レベルを維持している場合
に、ロック状態であることを示す論理出力を生成するよ
うにしているので、入力信号のジッタ等により一時的に
入力信号レベルが変動した場合でも、ロック状態または
アンロック状態を誤って判断することが防止できる。

【０１３１】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１１に、比較信号入力手段もしくはク
ロック信号入力手段が形成する入力信号のエッジが、所
定の期間、ウインド内に存在している場合にのみロック
状態の論理を出力するようにしたいるので、入力信号の
ジッタ等により一時的に入力信号レベルが変動した場合
でも、ロック状態であることを確実に判別することがで
きる。

【０１３２】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１２に、基準信号と比較信号とを比較
する比較回路において、基準信号により生成されるウイ
ンド内に比較信号のエッジが検出されなかった場合に
は、直ちにアンロック状態とし、このエッジが検出され
た後、所定の時間の間エッジが検出され続けている場合
にのみ、ロック状態であると判断する時定数手段と、複
数種のエッジ検出のレベルを設定することが可能なヒス
テリシス手段とを設けているので、当該比較信号のエッ
ジの検出操作そのものが正確に行われると同時に、当該
回路における周波数のロック状態に関して、当該ロック
状態が変化した場合には、所定の時間の間、当該変化の
状態が固定的に継続されるか否かを判断しているので、
簡単な回路構成により、ロック状態あるいはアンロック
状態を誤って判断することが有効に防止できる。

【０１３３】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１３に、電圧制御発振器から出力され
るクロック信号の位相を比較する位相比較器による比較
結果に基づいてデータ信号に同期したクロック信号を抽
出生成する場合、上記データ信号の１ビット内の２点の
信号レベルを電圧制御発振器の発振周期毎に順次抽出比
較するときに、上記信号レベルの各々にて同じ状態が所
定の期間続いたことが判別されたときのみロック状態と
するようにしているので、入力データにジッタ等が入り
込んでも、ロック状態あるいはアンロック状態を誤って
判断することなくデータ信号に同期したクロック信号を
確実に抽出生成することができる。

【０１３４】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１４に、データ信号の１ビット内の２
点の信号レベルを電圧制御発振器の発振周期毎に順次抽
出比較する場合に、第１の遅延回路部によりクロック信
号の立ち上がりエッジの位相を遅らせると共に、第２の
遅延回路部により上記の遅延されたクロック信号の位相
をさらに遅らせ、両方の遅延回路部により設定された間
隔内でデータ信号の変化の様子を検知しているので、２
種の遅延回路部の遅延時間の差を適切な値に設定するこ
とにより、ＰＬＬがロック状態になっていることを瞬時
にかつ確実に検出することができる。

【０１３５】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１５に、２つのＤ−フリップフロップ
等のデータ保持手段の出力の後段に、両方の出力信号を
受ける排他論理和回路を設けているので、ある程度長い
時間ＰＬＬがロック状態になっていることを検出するこ
とができ、入力データにジッタ等が入り込んだことに起
因するロック状態の判別の誤りを防止することができ
る。

【０１３６】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１６に、上記２つのＤ−フリップフロ
ップの後段に、上記排他論理和回路の出力信号をＤ入力
として、かつ、電圧制御発振器からのクロック信号をク
ロック入力として受ける第３のＤ−フリップフロップを
設けているので、簡単な回路構成により、ある程度長い
時間ＰＬＬがロック状態になっていることを安定に検出
することができ、入力に許されるジッタの最大値が大き
くなる。

【０１３７】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１７に、上記第３のＤ−フリップフロ
ップの出力レベルが予め定められた値になっているとき
のみ、電圧制御発振器の発振周期に対応する発振周波数
を増加させるためのパルス信号、または、この発振周波
数を減少させるためのパルス信号のいずれか一方の位相
比較器への入力を遮断するようにしているので、Ｄ−フ
リップフロップの出力レベルを適切な値に設定すること
により、データ信号に対し一時的にジッタ等が入り込ん
だ場合でも、ジッタによる立ち上がりエッジもしくは立
ち下がりエッジのゆらぎにより誤ってロック状態を検出
することが防止できる。

【０１３８】さらに、本発明のＰＬＬ回路のロック検出
回路によれば、第１８に、データ信号に同期したクロッ
ク信号を用いて入力データの取り込みを行う直並列変換
器の直前にロック検出部を設け、このロック検出部によ
り、上記入力データの取り込みに用いる電圧制御発振器
の出力信号の位相を、第２のデータ保持手段に用いるた
めに電圧制御発振器の出力信号に与える遅延量の略半分
だけ遅らせるようにしているので、データ信号に対し一
時的にジッタ等が入り込んだ場合でも、ジッタによる立
ち上がりエッジもしくは立ち下がりエッジのゆらぎに関
係なく安定にロック状態を検出することができ、入力デ
ータに許容されるジッタ量が大きくなる。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ回路のロック検出回路の基
本的な構成の一例を示すブロック図である。

【図２】本発明に係るＰＬＬ回路のロック検出回路にお
ける第１の具体例の構成を示すブロック図である。

【図３】図２に示されるＰＬＬ回路のロック検出回路の
動作を示すタイミングチャートである。

【図４】本発明に係るＰＬＬ回路のロック検出回路にお
ける第２の具体例の構成を示すブロックダイアグラムで
ある。

【図５】図４に示されるＰＬＬ回路のロック検出回路の
動作を示すタイミングチャートである。

【図６】本発明に係るＰＬＬ回路のロック検出回路にお
ける第３の具体例の構成を示すブロック図である。

【図７】図６に示されるＰＬＬ回路のロック検出回路の
動作を示すタイミングチャートである。

【図８】本発明の第３の具体例において使用されるエッ
ジ検出手段の変形例を示すブロック図である。

【図９】本発明に係るＰＬＬ回路のロック検出回路の第
４の具体例の構成を示すブロック図である。

【図１０】本発明に係る第３の具体例におけるエッジ検
出手段の他の構成例を示すブロック図である。

【図１１】本発明に係る第３の具体例におけるエッジ検
出手段のさらに他の例を示すブロック図である。

【図１２】本発明に係る第３の具体例におけるエッジ検
出手段の別の例を示すブロック図である。

【図１３】本発明における第３の具体例におけるエッジ
検出手段のさらに別の例を示すブロック図である。

【図１４】クロック抽出生成機能を有する本発明のＰＬ
Ｌ回路のロック検出回路の一例を示す回路ブロック図
（その１）である。

【図１５】クロック抽出生成機能を有する本発明のＰＬ
Ｌ回路のロック検出回路の一例を示す回路ブロック図
（その２）である。

【図１６】図１４に示すＰＬＬ回路のロック検出回路に
おける動作を説明するためのタイミングチャートであ
る。

【図１７】図１４の回路を改良した構成を有する本発明
のＰＬＬ回路のロック検出回路の構成を示す回路ブロッ
ク図（その１）である。

【図１８】図１４の回路を改良した構成を有する本発明
のＰＬＬ回路のロック検出回路の構成を示す回路ブロッ
ク図（その２）である。

【図１９】図１７のＰＬＬ回路のロック検出回路のＰＬ
Ｌロック時における各部の動作を説明するためのタイミ
ングチャートである。

【図２０】図１７のＰＬＬ回路のロック検出回路のＰＬ
Ｌアンロック時における各部の動作を説明するためのタ
イミングチャートである。

【図２１】図１７のＰＬＬ回路のロック検出回路におけ
る特徴的な部分を示す回路ブロック図である。

【図２２】図２１の各部の動作を示すタイミングチャー
トである。

【図２３】図１７のＰＬＬ回路のロック検出回路におい
て入力データをＰＬＬロック状態またはＰＬＬアンロッ
ク状態にしたときの入力データの変化の様子を示す概念
図である。

【図２４】従来のＰＬＬ回路のロック検出回路の一例を
示すブロック図である。

【図２５】図２４に示すＰＬＬ回路のロック検出回路に
おける動作を説明するためのタイミングチャートであ
る。

【符号の説明】

１…ＰＬＬ回路のロック検出回路２…基準信号入力手段２′…データ信号入力手段３…比較信号入力手段３′…クロック信号入力手段４…比較回路５…ロック検出信号検出手段６…次段の回路７…ＰＬＬ部９…直並列変換部４０…ロック検出部４１…ウインド生成手段４２…エッジ検出手段４３…時定数手段４４…ヒステリシス手段５０…第１の遅延回路５３、６０…否定的排他論理和回路（ＥＸ−ＮＯＲ）５４…ＯＲゲート回路５５…第２の遅延回路５６…遅延手段５７…第３の遅延回路６１、６２…ＮＡＮＤゲート回路７１…位相比較器７４…電圧制御発振器（ＶＣＯ）１００…直並列変換部１４５…時定数回路１５０…ロック検出部１５６…時定数回路１５２…第１のＤ−フリップフロップ（ＤＦＦ）１５３…第２のＤ−フリップフロップ１５４…排他論理和回路（ＥＸ−ＯＲ）１５５…第３のＤ−フリップフロップ１６０…第１の遅延回路部１６１…第２の遅延回路部

Claims

【特許請求の範囲】

【請求項１】基準信号入力手段、比較信号入力手段、
該基準信号入力手段から出力される基準信号と該比較信
号入力手段からの出力信号とを比較する比較回路、およ
び、該比較回路の出力信号からロック検出信号を出力す
るロック検出信号検出手段から構成されるＰＬＬ回路の
ロック検出回路において、当該比較回路は、該基準信号入力手段に接続されたウインド生成手段、該ウインド生成手段の出力信号と該比較信号入力手段の
出力信号とが入力されるエッジ検出手段、および、該エッジ検出手段の出力信号が入力され、かつ、その出
力信号が前記ロック検出信号検出手段に接続されている
時定数手段とを備えていることを特徴とするＰＬＬ回路
のロック検出回路。
【請求項２】データ信号入力手段、クロック信号入力
手段、該データ信号入力手段から出力されるデータ信号
と該クロック信号入力手段からのクロック信号とを比較
する比較回路、および、該比較回路の出力信号からロッ
ク検出信号を出力するロック検出信号検出手段から構成
されるＰＬＬ回路のロック検出回路において、当該比較
回路は、該データ信号入力手段に接続されたウインド生成手段、該ウインド生成手段の出力信号と該クロック信号入力手
段の出力信号とが入力されるエッジ検出手段、および、該エッジ検出手段の出力信号が入力され、かつ、その出
力信号が前記ロック検出信号検出手段に接続されている
時定数手段とを備えていることを特徴とするＰＬＬ回路
のロック検出回路。
【請求項３】前記時定数手段の出力端子と前記ロック
検出信号検出手段との間にヒステリシス手段が設けられ
ている請求項１または２記載のＰＬＬ回路のロック検出
回路。
【請求項４】前記ウインド生成手段が、遅延手段を含
んでいることを特徴とする請求項１から３のいずれか１
項に記載のＰＬＬ回路のロック検出回路。
【請求項５】前記ウインド生成手段内の前記遅延手段
として、第１の遅延手段と第２の遅延手段からなる多段
の遅延手段が設けられている請求項４記載のＰＬＬ回路
のロック検出回路。
【請求項６】前記比較信号入力手段と、前記エッジ検
出手段との間に第３の遅延手段が設けられている請求項
４または５記載のＰＬＬ回路のロック検出回路。
【請求項７】前記クロック信号入力手段と、前記エッ
ジ検出手段との間に第３の遅延手段が設けられている請
求項４または５記載のＰＬＬ回路のロック検出回路。
【請求項８】前記第３の遅延手段が、前記第２の遅延
手段の略半分の遅延時間を有するものである請求項４か
ら７のいずれか１項に記載のＰＬＬ回路のロック検出回
路。
【請求項９】前記エッジ検出手段は、前記ウインド生
成手段が形成したウインド内に、前記比較信号入力手段
もしくはクロック信号入力手段に入力される入力信号の
エッジが存在するか否かを判別する機能を有するもので
ある請求項１から８のいずれか１項に記載のＰＬＬ回路
のロック検出回路。
【請求項１０】前記時定数手段が、前記エッジ検出手
段から出力される所定の信号レベルが、少なくとも所定
の時間一定の信号レベルに維持されている場合に、所定
の論理を出力する機能を有するものである請求項１から
９のいずれか１項に記載のＰＬＬ回路のロック検出回
路。
【請求項１１】前記論理が、ロック状態もしくはアン
ロック状態のいずれか１つである請求項１０記載のＰＬ
Ｌ回路のロック検出回路。
【請求項１２】前記エッジ検出手段が、前記ウインド
内に、前記比較信号入力手段もしくはクロック信号入力
手段が形成する前記入力信号のエッジが存在しない場合
は、アンロック状態の論理を出力し、所定の期間、前記
ウインド内に、前記エッジが存在している場合にロック
状態の論理を出力する請求項９記載のＰＬＬ回路のロッ
ク検出回路。
【請求項１３】基準信号入力手段、比較信号入力手
段、該基準信号入力手段から出力される基準信号と該比
較信号入力手段から出力される比較信号とを比較する比
較回路、および、該比較回路の出力信号からロック検出
信号を出力するロック検出信号検出手段から構成される
ＰＬＬ回路のロック検出回路において、当該比較回路には、前記基準信号により生成されるウインド内に前記比較信
号のエッジがあるかどうかを判断し、該エッジが検出さ
れなかった場合には、直ちにアンロック状態とし、該エ
ッジが検出された後、所定の時間の間、常に該エッジが
検出され続けている場合にのみ、ロック状態であると判
断して、ロック状態の出力を行う時定数手段と、該時定数手段の出力端子と前記ロック検出信号検出手段
との間に接続され、かつ、複数種のエッジ検出のレベル
を設定することが可能なヒステリシス手段とが設けられ
ていることを特徴とするＰＬＬ回路のロック検出回路。
【請求項１４】入力データを含むデータ信号と、該デ
ータ信号を積分した信号が入力される電圧制御発振器か
ら出力されるクロック信号の位相を比較する位相比較器
を含み、かつ、該位相比較器による比較結果に基づいて
前記データ信号に同期したクロック信号を抽出生成する
ＰＬＬ部と、前記データ信号、および、該ＰＬＬ部から抽出生成され
る当該クロック信号に基づき、ロック状態であることを
検出するロック検出部とを有するＰＬＬ回路のロック検
出回路において、前記ロック検出部は、前記データ信号の１ビット内の２
点の信号レベルを、前記電圧制御発振器の発振周期の複
数倍毎に順次抽出比較する手段を備えており、前記１ビット内の２点の信号レベルを前記電圧制御発振
器の発振周期毎に順次抽出比較する手段により、前記信
号レベルの各々にて同じ状態が所定の期間続いたことが
判別されたときのみロック状態とするように構成される
ことを特徴とするＰＬＬ回路のロック検出回路。
【請求項１５】前記１ビット内の２点の信号レベルを
前記電圧制御発振器の発振周期毎に順次抽出比較する手
段が、前記電圧制御発振器から出力されるクロック信号の立ち
上がりエッジまたは立ち下がりエッジの位相を遅らせて
前記データ信号のある位置に移動する第１の遅延回路部
と、前記第１の遅延回路部を通過した信号の立ち上がりエッ
ジまたは立ち下がりエッジにより前記データ信号の信号
レベルを検出する第１のデータ保持手段と、前記第１の遅延回路部を通過した信号の位相をさらに遅
らせる第２の遅延回路部と、該第２の遅延回路部を通過した信号の立ち上がりエッジ
または立ち下がりエッジにより前記データ信号の信号レ
ベルを検出する第２のデータ保持手段とを含む請求項１
４記載のＰＬＬ回路のロック検出回路。
【請求項１６】前記ロック検出部が、前記第１および第２のデータ保持手段の出力信号が同じ
であるか否かを判定する手段として、前記第１および第
２のデータ保持手段の出力の後段に、該第１および第２
のデータ保持手段の両方の出力信号を受ける排他論理和
回路を設ける請求項１５記載のＰＬＬ回路のロック検出
回路。
【請求項１７】前記ロック検出部が、前記排他論理和回路の後段に、該排他論理和回路の出力
信号をＤ入力として、かつ、前記電圧制御発振器から出
力されるクロック信号をクロック入力として受ける第３
のデータ保持手段を設け、該第３のデータ保持手段の出
力レベルが、所定の期間だけ予め定められた値になって
いるときのみロック状態とする請求項１６記載のＰＬＬ
回路のロック検出回路。
【請求項１８】前記第３のデータ保持手段の出力レベ
ルが前記の予め定められた値になっているときのみ、前
記電圧制御発振器の発振周期に対応する発振周波数を増
加させるためのパルス信号、または、該発振周波数を減
少させるためのパルス信号のいずれか一方の前記位相比
較器への入力を遮断する請求項１７記載のＰＬＬ回路の
ロック検出回路。
【請求項１９】前記ＰＬＬ部から抽出生成され、かつ、
前記データ信号に同期したクロック信号を用いて入力デ
ータの取り込みを行う直並列変換部をさらに有するＰＬ
Ｌ回路のロック検出回路において、該直並列変換部の直前に前記ロック検出部を設け、該ロ
ック検出部により、前記入力データの取り込みに用いる
前記電圧制御発振器の出力信号の位相を、前記第２のデ
ータ保持手段に用いるために前記電圧制御発振器の出力
信号に与える遅延量の略半分だけ遅らせる請求項１４か
ら１６のいずれか１項に記載のＰＬＬ回路のロック検出
回路。