CN100420153C

CN100420153C - 锁相环路

Info

Publication number: CN100420153C
Application number: CNB021301522A
Authority: CN
Inventors: 徐哲祥; 陈志成
Original assignee: MediaTek Inc
Current assignee: MediaTek Inc
Priority date: 2002-08-23
Filing date: 2002-08-23
Publication date: 2008-09-17
Anticipated expiration: 2022-08-23
Also published as: CN1477786A

Abstract

一种锁相环路，用于接收数据信号并产生时钟脉冲信号。锁相环路中的电压控制振荡器及多相位产生器用于产生N个频率相同、相位不同的相位时钟脉冲信号。转换检测器用于接收N个相位时钟脉冲信号、数据信号与时钟脉冲信号，并产生数据信号区域值与时钟脉冲信号区域值。最佳相位译码器用于根据数据信号区域值与时钟脉冲信号区域值产生选择信号。而相位选择器用于根据选择信号，选择N个相位时钟脉冲信号之一输出，其中，时钟脉冲信号对应于所选择的N个相位时钟脉冲信号之一。本发明特别适用于处理高频信号，并可加快操作速度与提高分辨率。

Description

锁相环路

技术领域

本发明涉及一种锁相环路(Phase Lock Loop，PLL)，尤其涉及一种可增快锁相速度的锁相环路。

背景技术

锁相环路主要是一种使所产生的信号的相位与频率固定于某一基准的电路，它普遍地使用于无线通讯系统中。当接收器接收数据信号之后，锁相环路用于产生将该数据信号进行译码时所需的时钟脉冲信号。该时钟脉冲信号的频率与相位对于能否成功地将该数据信号译码出来，影响极大。因此，如果能够在开始进行锁相时，就快速地减少数据信号与时钟脉冲信号间的相位差(phase error)，一定能够有效地加快数据信号的译码速度。

图1是说明传统的锁相环路的方框图。锁相环路100用于接收数据信号DATA。数据信号DATA经反相器102(1)与102(2)之后，产生数据信号DATAX。数据信号DATAX与时钟脉冲信号CLKX同时输入到相位检测器(phasedetector)104，用于检测数据信号DATAX与时钟脉冲信号CLKX的相位差，并输出一个上升脉冲信号UP与一个下降脉冲信号DN到充电泵(chargepump)106。充电泵106根据上升脉冲信号UP与下降脉冲信号DN的脉冲宽度(pulse width)输出充电电流Icp到环路滤波器(loop filter)108。环路滤波器108用于滤除锁相环路100中所产生的高频分量，并输出电压值V。其中，当数据信号DATAX与时钟脉冲信号CLKX的相位差不为0时，上升脉冲信号UP与下降脉冲信号DN的脉冲宽度将会相应地改变，并产生不同的充电电流Icp，以对环路滤波器108中的电容进行充放电，以使电压值V改变。

在传统的锁相环路100中，如果数据信号DATA与时钟脉冲信号CLK的起始(initial)相位差过大，锁相环路100必须经过很长的时间(约数个ms)，才能进入锁相状态，以使数据信号DATA与时钟脉冲信号CLK的相位差很小。此时，才能成功地对数据信号DATA进行抽样以解出数据信号DATA。为了加速锁相环路100进入锁相状态的速度，可以在开始进行锁相时，先改变时钟脉冲信号CLK的相位，使数据信号DATA与时钟脉冲信号CLK的相位差变小，如此，可达到快速锁相的目的。

所以，传统的作法是将电压值V输入到电压控制振荡器(VoltageControlled Oscillator，VCO)及多相位产生器(Multi-phase Generator)110中，产生多个频率相同、相位不同的相位时钟脉冲信号，例如相位时钟脉冲信号P0～P5，并在要进行锁相时，通过适当地选择六个相位时钟脉冲信号P0～P5之一，来改变时钟脉冲信号CLK的相位，以使数据信号DATA与时钟脉冲信号CLK的相位差达到最小，以达到快速锁相的目的。其中，相位时钟脉冲信号P1的相位落后于相位时钟脉冲信号P0的相位，相位时钟脉冲信号P2的相位落后于相位时钟脉冲信号P1的相位，余者也同，且彼此间的相位差为360/6＝60度。此外，相位时钟脉冲信号P0～P5的频率对应于电压值V。

相位时钟脉冲信号P0～P5输入到相位选择器112中，而相位选择器112根据选择信号PSEL，来选择相位时钟脉冲信号P0～P5之一，作为其输出的基础时钟脉冲信号PCLK。基础时钟脉冲信号PCLK经过逻辑电路单元114的处理之后，得到时钟脉冲信号CLK，其中，逻辑电路单元114例如分频器(Divider)，或其它能够对基础时钟脉冲信号PCLK进行处理的逻辑电路组成。由于时钟脉冲信号CLK是相位时钟脉冲信号P0～P5之一经过相位选择器112与逻辑电路单元114的处理之后得到，由于电路延迟的特性，时钟脉冲信号CLK将会比相位时钟脉冲信号P0～P5延迟一段时间。而由于时钟脉冲信号CLKX又会比时钟脉冲信号CLK延迟二个反相器102的延迟时间(delay time)，所以时钟脉冲信号CLKX比相位时钟脉冲信号P0～P5延迟了时段Td。

为了能够选择出最适的相位时钟脉冲信号P0～P5，必须将数据信号DATA与相位时钟脉冲信号P0～P5的相位进行比较。然而，由于从相位时钟脉冲信号P0～P5得到时钟脉冲信号CLKX的过程中，延迟了时段Td，所以必须使相位时钟脉冲信号P0～P5产生延迟之后，才能与数据信号DATAX进行相位的比较。如图1所示，传统的作法是，将相位时钟脉冲信号P0～P5分别输入到第一延迟单元120(0)～120(5)、第二延迟单元122(0)～122(5)与反相器124(0)～124(5)和125(0)～125(5)，以得到假延迟(dummy delay)相位时钟脉冲信号PX0～PX5。第一延迟单元120的延迟时间设计成与相位选择器112相同，而第二延迟单元122的延迟时间设计成与逻辑电路单元114相同，且第一延迟单元120、第二延迟单元122与反相器124和125的延迟时间的和将设计成等于时段Td。将假延迟相位时钟脉冲信号PX0～PX5与数据信号DATA输入到转换检测器118后，转换检测器118将检测出相位与数据信号DATA最接近的假延迟相位时钟脉冲信号PX0～PX5，并输出其所对应的时钟脉冲信号区域值CLKP。最佳相位译码器116将接收时钟脉冲信号区域值CLKP，并转换成选择信号PSEL输出到相位选择器112中，以选择最佳的相位时钟脉冲信号P0～P5，以使数据信号DATAX与时钟脉冲信号CLKX的相位最接近。

然而，传统作法的缺点是，由于IC处理中的处理变化(process variation)的问题，与电路布局时的走线路径不同，将使每组第一延迟单元120、第二延迟单元122与反相器124及125具有的延迟时间不同。这样，假延迟相位时钟脉冲信号PX0～PX5将会因该产生相位间隔(phase spacing)不同的情形。举例来说，在理想状况下，假延迟相位时钟脉冲信号PX0与PX1的相位差应该是60度，若相位时钟脉冲信号P1输入第一延迟单元120(1)、第二延迟单元122(1)与反相器124(1)及125(1)的延迟时间大于相位时钟脉冲信号P0输入第一延迟单元120(0)、第二延迟单元122(0)与反相器124(0)及124(0)，则假延迟相位时钟脉冲信号PX0与PX1的相位差将大于60度。这样，假延迟相位时钟脉冲信号PX0～PX5彼该间的相位差将会不相等，从而导致相位间隔不同的情形。在处理高频信号时，相同的延迟时间会导致更大的相位差，所以发生在高频相位时钟脉冲信号的相位间隔不同的情形将会更明显，而严重地影响到锁相环路的操作速度(operation speed)与分辨率(resolution)。

发明内容

有鉴于此，本发明的目的是提供一种锁相环路，特别适用于处理高频信号，并可加快操作速度和提高分辨率。

根据本发明的目的，提出一种锁相环路(Phase Lock Loop，PLL)，用于接收数据信号并产生时钟脉冲信号，该锁相环路包括：相位检测器(PhaseDetector)，用于接收所述数据信号与所述时钟脉冲信号，并根据所述数据信号与所述时钟脉冲信号的相位差，输出相位差信号；环路滤波器(LoopFilter)，用于根据所述相位差信号输出一电压；电压控制振荡器(VoltageControlled Oscillator，VCO)及多相位产生器(Multi-phase Generator)，用于输出N个相位时钟脉冲信号，其中，第i+1个相位时钟脉冲信号滞后于第i个相位时钟脉冲信号一相位延迟，并且所有所述N个相位时钟脉冲信号具有对应于所述电压的相同频率，所述N和所述i为整数，并具有如下关系：0≤i＜N-1；转换检测器(transition detector)，用于通过接收所述N个相位时钟脉冲信号、所述数据信号与所述时钟脉冲信号而输出数据信号区域值与时钟脉冲信号区域值，其中，所述第i个相位时钟脉冲信号的电平转换与所述第i+1个相位时钟脉冲信号的电平转换之间的区域被定义为第i个转换区域(transition region)，所述数据信号区域值和所述时钟脉冲信号区域值分别为其中发生所述数据信号和所述时钟脉冲信号的电平转换的所述转换区域的数目；最佳相位译码器，用于根据所述数据信号区域值与所述时钟脉冲信号区域值输出相位选择信号，其中所述相位选择信号对应于所述时钟脉冲信号区域值与所述数据信号区域值之间的差值；以及相位选择器，用于根据所述相位选择信号输出第j个相位时钟脉冲信号，其中，所述第j个相位时钟脉冲信号对应于所述时钟脉冲信号，并且所述j为整数，遵循如下关系：0≤j≤N-1。

根据本发明的另一目的，提出一种锁相环路，该锁相环路用于接收数据信号并产生时钟脉冲信号，该锁相环路包括：相位检测器，用于根据所述数据信号与所述时钟脉冲信号之间的相位差，输出相位差信号；环路滤波器，用于根据所述相位差信号输出一电压；电压控制振荡器及多相位产生器，用于输出N个相位时钟脉冲信号，其中，第i+1个相位时钟脉冲信号滞后于第i个相位时钟脉冲信号一相位延迟，并且所有所述N个相位时钟脉冲信号具有对应于所述电压的相同频率，所述N和所述i为整数，并具有如下关系：0≤i＜N-1；最佳相位决定单元，用于通过接收所述N个相位时钟脉冲信号、所述数据信号和所述时钟脉冲信号而输出相位选择信号，其中，所述数据信号与所述时钟脉冲信号之间的相位差对应于m个转换区域，所述转换区域定义为其相位相邻的两个相邻最近的相位时钟脉冲信号的电平转换之间的区域，所述相位选择信号基于m，所述m为整数，并遵循如下关系：-N＜m＜N；以及相位选择器，用于根据所述相位选择信号输出第j个相位时钟脉冲信号，其中，所述第j个相位时钟脉冲信号对应于所述时钟脉冲信号，并且所述j为整数并遵循如下关系：0≤j≤N-1。

本发明的精神在于，在初始状态下，直接对数据信号和时钟脉冲信号进行比较，根据其相位差来选择最佳的相位时钟脉冲信号，以改变时钟脉冲信号的相位，使得数据信号和时钟脉冲信号的相位差最小，以加快锁相环路的锁相速度。这与传统作法中直接将数据信号和延迟后的相位时钟脉冲信号直接比较的作法不同，从而有效地提高了锁相环路的操作速度和分辨率，特别适用于高频信号的处理。

附图说明

为使本发明的上述目的、特征、和优点更明显易懂，下文中将参考附图详细说明本发明的最佳实施例。

1图是说明传统的锁相环路的方框图。

2图是说明本发明第一实施例的一种锁相环路的电路方框图。

3图是说明图2的锁相环路的转换检测器的示例电路方框图。

4图是说明图2的最佳相位译码器的电路方框图。

5图是说明图2的锁相环路的相关信号波形图。

6图是说明本发明的第二实施例的一种锁相环路的电路方框图。

【图式标号说明】

100、200：锁相环路

102、103、124、125、202、203：反相器

104、204、604：相位检测器

106、206：充电泵

108、208、608：环路滤波器

110、210、610：电压控制振荡器及多相位产生器

112、212、612：相位选择器

114、214：逻辑电路单元

116、216：最佳相位译码器

118、218：转换检测器

120：第一延迟单元

122：第二延迟单元

300：第一转换检测电路

301：第二转换检测电路

302、304、312、314：触发器

308、318：“异”门

309：第一编码电路

319：第二编码电路

402：减法器

404：加法器

614：最佳相位决定单元

具体实施方式

(第一实施例)

图2是说明本发明第一实施例的一种锁相环路的电路方框图。锁相环路200用于接收数据信号DATA，并产生时钟脉冲信号CLK。数据信号DATA经过反相器202(1)和202(2)之后，产生数据信号DATAX。数据信号DATAX和时钟脉冲信号CLKX同时输入到相位检测器(phase detector)204，以检测数据信号DATAX和时钟脉冲信号CLKX的相位差(phase error)，并输出上升脉冲信号UP和下降脉冲信号DN到充电泵(charge pump)206。充电泵206根据上升脉冲信号UP和下降脉冲信号DN的脉冲宽度(pulse width)输出充电电流Icp到环路滤波器(loop filter)208。环路滤波器208用于滤除锁相环路200中所产生的高频分量，并输出电压值V。其中，当数据信号DATAX和时钟脉冲信号CLKX的相位差不为0时，上升脉冲信号UP和下降脉冲信号DN的脉冲宽度将会相应地改变，并产生不同的充电电流Icp，以对环路滤波器208中的电容进行充放电，以使电压值V改变。

电压值V输入到电压控制振荡器(Voltage Controlled Oscillator，VCO)及多相位产生器(Multi-phase Generator)210中，产生多个频率相同、相位不同的相位时钟脉冲信号，例如相位时钟脉冲信号P0～P5。相位时钟脉冲信号P1的相位落后于相位时钟脉冲信号P0的相位，而相位时钟脉冲信号P2的相位落后于相位时钟脉冲信号P1的相位，余者也同，且彼该间的相位差为360/6＝60度。相位时钟脉冲信号P0～P5的频率对应于电压值V。每个相位时钟脉冲信号都具有相位编号值，举例来说，相位时钟脉冲信号P0的相位编号值为0，而相位时钟脉冲信号P1的相位编号值为1。

相位时钟脉冲信号P0～P5输入到相位选择器212中，而相位选择器112根据选择信号PSEL，选择相位时钟脉冲信号P0～P5之一，作为其输出的基础时钟脉冲信号PCLK。基础时钟脉冲信号PCLK经过逻辑电路单元214的处理之后，得到频率较低的时钟脉冲信号CLK。

本发明的特色在于，数据信号DATAX和时钟脉冲信号CLKX同时输入到转换检测器218中，转换检测器218将数据信号DATAX和时钟脉冲信号CLKX分别与相位时钟脉冲信号P0～P5的相位进行比较之后，产生数据信号区域值DATAP和时钟脉冲信号区域值CLKP，并将其输出到最佳相位译码器216。其中，将不同相位时钟脉冲信号P的两个相邻的电平转换之间定义为转换区域(transition region)。数据信号DATAX和时钟脉冲信号CLKX分别与相位时钟脉冲信号P0～P5比较的操作在判断信号的电平转换位于哪一个转换区域后进行。电平转换可以是信号的上升沿(rising edge)或是下降沿(fallingedge)。将相邻最近的相位时钟脉冲信号P0的电平转换与相位时钟脉冲信号P1的电平转换之间定义为转换区域R0；相邻最近的相位时钟脉冲信号P1的电平转换与相位时钟脉冲信号P2的电平转换之间定义为转换区域R1，依该类推。各个转换区域对应于一个区域编号值，例如，转换区域R0的区域编号值为0，而转换区域R1的区域编号值为1。其中，数据信号区域值DATAP为数据信号DATAX产生电平转换时所在的转换区域R的区域编号值；时钟脉冲信号区域值CLKP则为时钟脉冲信号CLKX产生电平转换时所在的转换区域R的区域编号值。

而最佳相位译码器216则根据数据信号区域值DATAP和时钟脉冲信号区域值CLKP产生选择信号PSEL。选择信号PSEL为将数据信号区域值DATAP和时钟脉冲信号区域值CLKP经过运算处理后的值。其运算处理的方法将补述于下。

图3是说明图2的锁相环路的转换检测器的示例的电路方框图。转换检测器218主要由第一转换检测电路300和第二转换检测电路301组成。第一转换检测电路300用于接收数据信号DATAX，而第二转换检测电路301则用于接收时钟脉冲信号CLKX。每个转换检测电路由14个D型触发器、6个”异”门(Exclusive OR gate)以及一个编码电路组成。数据信号DATAX分别输入到触发器302(1)～302(6)的输入端D，而相位时钟脉冲信号P0～P5也分别输入触发器302(6)和302(1)～302(5)的时钟脉冲输入端CK。触发器302(6)和302(1)～302(5)将从输出端Q输出的信号A6和A1～A5接着分别输入到触发器304(6)和304(1)～304(5)中，在相位时钟脉冲信号P1的触发下，得到信号K6和K1～K5。另外，信号A6输入到触发器302(0)，触发器302(0)由相位时钟脉冲信号P0触发后，产生信号A0。信号A0接着输入到触发器304(0)，触发器304(0)由相位时钟脉冲信号P1触发后，输出信号K0。

接着，信号K0和K1输入到”异”门308(0)以得到信号E0，信号K1和K2输入到”异”门308(1)以得到信号E1，以该类推，信号K5和K6输入到”异”门308(5)以得到信号E5。信号E0～E5同时输入到第一编码电路309中，以将信号E0～E5转成数字码的数据信号区域值DATAP输出。

同样地，数据信号CLKX分别输入到触发器312(1)～312(6)的输入端D，而相位时钟脉冲信号P0～P5也分别输入到触发器312(6)和312(1)～312(5)的时钟脉冲输入端CK。触发器312(6)和312(1)～312(5)将从输出端Q输出的信号B6和B1～B5接着分别输入到触发器314(6)和314(1)～314(5)中，在相位时钟脉冲信号P1的触发下，得到信号H6和H1～H5。另外，信号B6输入到触发器312(0)，触发器312(0)由相位时钟脉冲信号P0触发后，产生信号B0。信号B0接着输入到触发器314(0)，触发器314(0)由相位时钟脉冲信号P1触发后，输出信号H0。接着，信号H0和H1输入到”异”门318(0)以得到信号F0，信号H1和H2输入到”异”门318(1)以得到信号F1，以该类推，信号H5和H6输入到”异”门318(5)以得到信号F5。信号F0～F5同时输入到第二编码电路319中，以将信号F0～F5转成数字码的时钟脉冲信号区域值CLKP输出。

图4是说明图2的最佳相位译码器的电路方框图。最佳相位译码器216由减法器402和加法器404组成。最佳相位译码器216接收数据信号区域值DATAP和时钟脉冲信号区域值CLKP之后，经过减法器402的运算可得到数据信号区域值DATAP减去时钟脉冲信号区域值CLKP的差值DF。差值DF接着输入到加法器404中，以产生差值DF与目前的相位时钟脉冲信号所对应的相位编号值CURP之和，以作为选择信号PSEL输出。

图5是说明图2的锁相环路的相关信号波形图。同时参考图2～4。图5以电平转换为由低电平转换成高电平的正缘为例进行说明。假设相位时钟脉冲信号P0～P5的电平转换分别发生于时间点t1(或t7)～t6，则时间点t1～t2、t2～t3、t3～t4、t4～t5、t5～t6和t6～t7之间分别为转换区域R0、R1、R2、R3、R4和R5。相位编号值CURP作为基础时钟脉冲信号PCLK输出，则此时的相位编号值CURP为5，而相位时钟脉冲信号P5经过相位选择器212、逻辑电路214和反相器203(1)及203(2)的延迟之后，时钟脉冲信号CLKX如图5所示，其电平转换发生在转换区域R2。参考图3，信号F2将转为逻辑1，而信号F0、F1、F3～F5则转为逻辑0，第二编码电路319将输出数值为2的时钟脉冲信号区域值CLKP。另外，假设数据信号DATAX如图5所示，其电平转换发生在转换区域R0，参考图3，此时信号E0将转为逻辑1，信号E1～E5则转为逻辑0，而第一编码电路309将输出数值为0的数据信号区域值DATAP。

同时参考图4及图5，当数值为0的数据信号区域值DATAP和数值为2的时钟脉冲信号区域值CLKP输入到图4的最佳相位译码器216之后，减法器402将输出数值为0-2＝-2的差值DF。该时，差值为-2的含义是数据信号DATAX超前时钟脉冲信号CLKX约2*60度，所以，必须将时钟脉冲信号CLKX的相位往前移约2*60度，以使时钟脉冲信号CLKX的相位和数据信号DATAX的相位接近。接着，加法器404将数值为5的相位编号值CURP加上数值为-2的差值DF后，得到数值为3的选择信号PSEL。当相位选择器212接收到数值为3的选择信号PSEL之后，将选择相位时钟脉冲信号P3以得到校正过的基础时钟脉冲信号CRRCT_PCLK。其中，选择信号PSEL等于3的含义是，使相位选择器212由原本选择相位时钟脉冲信号P5，改变成相位时钟脉冲信号P3，这样则可使基础时钟脉冲信号PCLK的相位向前移动2*60度。相应地，当基础时钟脉冲信号PCLK的相位改变时，时钟脉冲信号CLKX的相位也会随之改变。虽然由于逻辑电路单元214的缘故，将使基础时钟脉冲信号PCLK与时钟脉冲信号CLKX的相位改变量不同，但是时钟脉冲信号CLK的相位是必然会因该而前移的。

其中，校正过的基础时钟脉冲信号CRRCT_PCLK为将相位时钟脉冲信号P3延迟相位选择器212的延迟时间后的结果，其波形如图5所示。校正过的基础时钟脉冲信号CRRCT_PCLK经过逻辑电路单元214及反相器203(1)及203(9)之后，将得到校正过的时钟脉冲信号CRRCT_CLKX，如图5所示，校正过的时钟脉冲信号CRRCT_CLKX的电平转换发生在转换区域R0。此时，因为校正过的时钟脉冲信号CRRCT_CLKX与数据信号DATAX的电平转换均发生在转换区域R0，二者的相位差很小，此时可使用校正过的时钟脉冲信号CRRCT_CLKX，即可成功地对数据信号DATAX抽样，从而完成对数据信号DATA的译码，又能够使锁相环路200快速地进入锁相状态。

本发明分别检测出将数据信号DATAX和时钟脉冲信号CLKX所对应的转换区域，以产生二者的相位差所对应的差值DF。然后，通过该差值DF改变所选择的相位时钟脉冲信号P，以将基础时钟脉冲信号PCLK的相位平移。这样，时钟脉冲信号CLK或CLKX的相位也将因该而改变成接近于数据信号DATA或DATAX。本发明最大的优点是，不管相位时钟脉冲信号P到时钟脉冲信号CLKX之间究竟延迟了多长时间，均可适用于本发明的锁相环路的电路模式。其主要原因为，本发明通过取得数据信号DATAX相对于时钟脉冲信号CLKX的相位差所对应的差值DF，并根据该差值DF，选择不同的相位时钟脉冲信号P来调整时钟脉冲信号CLKX的源头，即基础时钟脉冲信号PCLK的相位。不管从相位时钟脉冲信号P到基础时钟脉冲信号PCLK之间，基础时钟脉冲信号PCLK到时钟脉冲信号CLK之间的延迟时间究竟是多长，均将如实地反映在时钟脉冲信号CLKX的相位上，直接与数据信号DATAX做比较。这里以图5的信号为例进行比较，对于初始状态下，均选择相位时钟脉冲信号P5的情况而言，若将锁相环路200从相位时钟脉冲信号P到时钟脉冲信号CLKX的延迟时间拉长，则校正过后，相位选择器212自然会选择相位较相位时钟脉冲信号P3更超前的相位时钟脉冲信号P(例如是P2)，来补偿电路所造成的延迟时间；若将锁相环路200从相位时钟脉冲信号P到时钟脉冲信号CLKX的延迟时间缩短，则校正过后，相位选择器212自然会选择相位较相位时钟脉冲信号P3落后的相位时钟脉冲信号P(例如是P4)，来补偿电路所造成的延迟时间。不管从相位时钟脉冲信号P到基础时钟脉冲信号PCLK，甚到是到时钟脉冲信号CLKX之间的电路组件的延迟时间如何改变，均可使用图2的直接将数据信号DATAX和时钟脉冲信号CLKX同时输入到转换检测器218的电路模式，使数据信号DATAX和时钟脉冲信号CLKX的相位差缩小。但是，在图1的传统的锁相环路100中，当相位时钟脉冲信号P到时钟脉冲信号CLKX间的电路组件的延迟时间改变的时候，必须同时改变第一延迟单元120和第二延迟单元122的延迟时间，对于电路设计者而言，这是一项繁复且耗时的工作。与传统作法相比较，本发明具有电路容易设计，并且不必因为电路组件的延迟时间改变而改变原来的电路模式的优点，本发明因为不需使用多个第一延迟单元120和第二延迟单元122，所以更能有效地避免传统作法的相位间隔不同的情形，并且提高锁相环路的操作速度和分辨率，特别适用于高频信号的处理。

在图2中，如果要使用高频的时钟脉冲信号CLK，则可将锁相环路200中的逻辑电路单元214去掉。而除去反相器202(1)和202(2)以及反相器203(1)和203(2)的锁相环路也可适用于本发明。当去掉反相器202(1)和202(2)以及反相器203(1)和203(2)时，仅需直接将数据信号DATA和时钟脉冲信号CLK输入到转换检测器218即可。在本实施例中，虽然以相位检测器204输出上升脉冲信号UP和下降脉冲信号DN到充电泵206为例进行说明，但本发明并不限于此。相位检测器204也可以直接根据数据信号DATA和时钟脉冲信号CLK的相位差，输出检测器输出信号(例如可以是包括上升脉冲信号UP和下降脉冲信号DN的信号)到环路滤波器208，以产生电压值V，而不需使用充电泵206。而且，相位时钟脉冲信号P也不限于6个，其彼该间的相位差也不限于60度，可根据所需的分辨率来决定所需的相位时钟脉冲信号P的个数。

(第二实施例)

图6是说明本发明第二实施例的一种锁相环路的电路方框图。第一实施例为先检测出数据信号DATAX和时钟脉冲信号CLKX所对应的转换区域，然后由二者所对应的不同的转换区域而得到校正过的基础时钟脉冲信号PCLK。然而，本发明也可采用另一种作法(第二实施例)：先检测出数据信号DATA和时钟脉冲信号CLK的相位差，再求出该相位差所对应的转换区域的编号值的差值(对应于上述的差值DF)。在图6中，相位检测器604输出检测器输出信号PD_out，以控制环路滤波器608所输出的电压值V。VCO及多相位产生器610所输出的相位时钟脉冲信号P0～P5输入到最佳相位决定单元614，以产生选择信号PSEL，并输出到相位选择器612，以得到时钟脉冲信号CLK。最佳相位决定单元614同时接收数据信号DATA和时钟脉冲信号CLK，并根据数据信号DATA和时钟脉冲信号CLK的相位差得到该相位差所对应转换区域的个数，例如M个。由该可知时钟脉冲信号CLK应平移M个转换区域的相位差。此时，将最佳相位决定单元614中的差值DF设为M，选择信号PSEL则设定为相位编号值CURP加上M的值。第二实施例的差值DF的求法与第一实施例不同，但第二实施例在最佳相位决定单元614中所执行的差值DF与相位编号值CURP的加法运算则与第一实施例的加法器404相同。

进一步而言，数据信号DATAX和时钟脉冲信号CLKX的相位差也可由相位检测器604输出的检测器输出信号PD_out得到，可以通过将相位检测器604输出的检测器输出信号PD_out直接输入到最佳相位决定单元614，也可得到上述的M值。

本发明上述实施例公开的锁相环路可以有效地避免传统作法的相位间隔不同的情形，并有效地提高锁相环路的操作速度和分辨率，特别适用于高频信号的处理。

综上所述，虽然本发明已以最佳实施例公开如上，但是并不能用以限定本发明。在不脱离本发明的精神和范围内，可以作各种的变化与修改，因该本发明的保护范围应当以后附的权利要求所界定的为准。

Claims

1. 一种锁相环路，用于接收数据信号并产生时钟脉冲信号，该锁相环路包括：

相位检测器，用于接收所述数据信号与所述时钟脉冲信号，并根据所述数据信号与所述时钟脉冲信号的相位差，输出相位差信号；

环路滤波器，用于根据所述相位差信号输出一电压；

电压控制振荡器及多相位产生器，用于输出N个相位时钟脉冲信号，其中，第i+1个相位时钟脉冲信号滞后于第i个相位时钟脉冲信号一相位延迟，并且所有所述N个相位时钟脉冲信号具有对应于所述电压的相同频率，所述N和所述i为整数，并具有如下关系：0≤i＜N-1；

转换检测器，用于通过接收所述N个相位时钟脉冲信号、所述数据信号与所述时钟脉冲信号而输出数据信号区域值与时钟脉冲信号区域值，其中，所述第i个相位时钟脉冲信号的电平转换与所述第i+1个相位时钟脉冲信号的电平转换之间的区域被定义为第i个转换区域，所述数据信号区域值和所述时钟脉冲信号区域值分别为其中发生所述数据信号和所述时钟脉冲信号的电平转换的所述转换区域的数目；

最佳相位译码器，用于根据所述数据信号区域值与所述时钟脉冲信号区域值输出相位选择信号，其中所述相位选择信号对应于所述时钟脉冲信号区域值与所述数据信号区域值之间的差值；以及

相位选择器，用于根据所述相位选择信号输出第j个相位时钟脉冲信号，其中，所述第j个相位时钟脉冲信号对应于所述时钟脉冲信号，并且所述j为整数，遵循如下关系：0≤j≤N-1。

2. 如权利要求1所述的锁相环路，其中所述最佳相位译码器包括：

减法器，用于输出减信号，其中所述减信号通过从所述数据信号区域值中减去所述时钟脉冲信号区域值而得到；和

加法器，用于通过将所述减信号加上相位编号而输出所述相位选择信号，其中，所述相位编号为从所述相位选择器产生的所述相位时钟脉冲信号的编号j。

3. 如权利要求1所述的锁相环路，其中，所述第i+1个相位时钟脉冲信号与所述第i个相位时钟脉冲信号之间的所述相位延迟为360/N。

4. 如权利要求1所述的锁相环路，还包括充电泵，用于接收所述相位差信号，并根据所述相位差信号输出充电电流到所述环路滤波器，其中所述相位差信号包括上升信号与下降信号。

5. 如权利要求1所述的锁相环路，还包括逻辑电路单元，用于接收所述第j个相位时钟脉冲信号，并输出所述时钟脉冲信号。

6. 一种锁相环路，用于接收数据信号并产生时钟脉冲信号，该锁相环路包括：

相位检测器，用于根据所述数据信号与所述时钟脉冲信号之间的相位差，输出相位差信号；

环路滤波器，用于根据所述相位差信号输出一电压；

最佳相位决定单元，用于通过接收所述N个相位时钟脉冲信号、所述数据信号和所述时钟脉冲信号而输出相位选择信号，其中，所述数据信号与所述时钟脉冲信号之间的相位差对应于m个转换区域，所述转换区域定义为其相位相邻的两个相邻最近的相位时钟脉冲信号的电平转换之间的区域，所述相位选择信号基于m，所述m为整数，并遵循如下关系：-N＜m＜N；以及

相位选择器，用于根据所述相位选择信号输出第j个相位时钟脉冲信号，其中，所述第j个相位时钟脉冲信号对应于所述时钟脉冲信号，并且所述j为整数并遵循如下关系：0≤j≤N-1。

7. 如权利要求6所述的锁相环路，其中，所述最佳相位决定单元将所述m加上一相位编号，该相位编号为从所述相位选择器输出的所述相位时钟脉冲信号的编号j。

8. 如权利要求6所述的锁相环路，其中，所述第i+1个相位时钟脉冲信号与所述第i个相位时钟脉冲信号之间的所述相位延迟为360/N。