JPH03159309A - クロック入力回路およびクロック入力方法 - Google Patents
クロック入力回路およびクロック入力方法Info
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- JPH03159309A JPH03159309A JP1297405A JP29740589A JPH03159309A JP H03159309 A JPH03159309 A JP H03159309A JP 1297405 A JP1297405 A JP 1297405A JP 29740589 A JP29740589 A JP 29740589A JP H03159309 A JPH03159309 A JP H03159309A
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- Japan
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- pulse width
- input
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- 238000000034 method Methods 0.000 title claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 18
- 238000005259 measurement Methods 0.000 claims description 6
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力されたクロックのパルス幅を一定にする
クロック入力回路およびクロック入力方法に関する。
クロック入力回路およびクロック入力方法に関する。
クロック周期が既知でパルス幅が保証されないクロック
を入力する装置において、動作上パルス幅を一定としな
ければならない場合がある。このような場合、パルス幅
を一定としなければならない部分については、入力した
クロックを２分の１分周してパルス幅が一定なクロック
を作るか、あるいはクロック幅調整回路をもうけて、各
装置毎にクロックパルス幅を調整していた。
を入力する装置において、動作上パルス幅を一定としな
ければならない場合がある。このような場合、パルス幅
を一定としなければならない部分については、入力した
クロックを２分の１分周してパルス幅が一定なクロック
を作るか、あるいはクロック幅調整回路をもうけて、各
装置毎にクロックパルス幅を調整していた。
上述した従来のクロツク入力回路において、入力したク
ロックを２分の１分周する方法では装置の動作速度が２
分の１になってしまう。また、クロック幅調整回路をも
うける方法では、クロック入力の条件が異なる毎に調整
する必要がある。
ロックを２分の１分周する方法では装置の動作速度が２
分の１になってしまう。また、クロック幅調整回路をも
うける方法では、クロック入力の条件が異なる毎に調整
する必要がある。
本発明の目的は、このような欠点を除去し、入力された
クロックのパルス幅を一定にできるクロック入力回路お
よびクロック入力方法を提供することにある。
クロックのパルス幅を一定にできるクロック入力回路お
よびクロック入力方法を提供することにある。
本発明は、クロックの周期が既知でパルス幅が保証され
ていないクロックを入力クロックとして入力し、パルス
幅が一定の出力クロックを出力するクロック入力回路に
おいて、 遅延量に基づいて遅延されたクロックと、入カクロック
との和にまり生成したクロックを出力クロックとする演
算手段と、 所定のパルス幅を示すパルス幅定数と、前記演算手段か
らの出力クロックとのパルス幅とを比較して、この比較
の結果に基づいてパルス幅を前記パルス幅定数に等しく
する遅延量を前記演算手段に出力する設定手段とを有す
ることを特徴としている。
ていないクロックを入力クロックとして入力し、パルス
幅が一定の出力クロックを出力するクロック入力回路に
おいて、 遅延量に基づいて遅延されたクロックと、入カクロック
との和にまり生成したクロックを出力クロックとする演
算手段と、 所定のパルス幅を示すパルス幅定数と、前記演算手段か
らの出力クロックとのパルス幅とを比較して、この比較
の結果に基づいてパルス幅を前記パルス幅定数に等しく
する遅延量を前記演算手段に出力する設定手段とを有す
ることを特徴としている。
また、本発明は、クロックの周期が既知でパルス幅が保
証されていないクロツクを入力クロツクとして入力し、
パルス幅が一定の出力クロツクを出力するクロック入力
回路において、 入力クロックを遅延量に基づいて可変遅延するクロック
遅延部と、 前記クロック遅延部からのクロックと入力クロックとの
論理和の演算を行うオアゲートと、前記オアゲートから
のクロックのパルス幅を測定するパルス幅測定部と、 前記パルス幅測定部からのパルス幅信号と、所定のパル
ス幅を示す定数とを比較する比較部と、前記比較部の出
力を、前記クロック遅延部の遅延量入力とするため累計
し保持する遅延量保持手段とを有することを特徴として
いる。
証されていないクロツクを入力クロツクとして入力し、
パルス幅が一定の出力クロツクを出力するクロック入力
回路において、 入力クロックを遅延量に基づいて可変遅延するクロック
遅延部と、 前記クロック遅延部からのクロックと入力クロックとの
論理和の演算を行うオアゲートと、前記オアゲートから
のクロックのパルス幅を測定するパルス幅測定部と、 前記パルス幅測定部からのパルス幅信号と、所定のパル
ス幅を示す定数とを比較する比較部と、前記比較部の出
力を、前記クロック遅延部の遅延量入力とするため累計
し保持する遅延量保持手段とを有することを特徴として
いる。
さらに、本発明は、クロックの周期が既知でパルス幅が
保証されていないクロックを入カクロックとして入力し
、パルス幅が一定の出力クロンクを出力するクロック入
力方法において、入力クロックを遅延量に基づいて遅延
して遅延クロックを生成し、 この遅延クロックと入力クロックとの論理和の演算をし
て出力クロックを出力し、 この出力クロックのパルス幅を測定し、測定されたパル
ス幅と、所定のパルス幅を示す定数とを比較し、 この比較の結果を、前記遅延量入力とするため累計し保
持することを特徴としている。
保証されていないクロックを入カクロックとして入力し
、パルス幅が一定の出力クロンクを出力するクロック入
力方法において、入力クロックを遅延量に基づいて遅延
して遅延クロックを生成し、 この遅延クロックと入力クロックとの論理和の演算をし
て出力クロックを出力し、 この出力クロックのパルス幅を測定し、測定されたパル
ス幅と、所定のパルス幅を示す定数とを比較し、 この比較の結果を、前記遅延量入力とするため累計し保
持することを特徴としている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す構戒図である。第１
図に示されるクロック入力回路は、クロック遅延部ｌと
、ＯＲ（オア）ゲート２と、パルス幅測定部３と、比較
部４と、遅延量保持部５とで構成されている。
図に示されるクロック入力回路は、クロック遅延部ｌと
、ＯＲ（オア）ゲート２と、パルス幅測定部３と、比較
部４と、遅延量保持部５とで構成されている。
このような構威のクロック入力回路は、パルス幅がクロ
ック周期の２５〜５０％であるクロックを入力する装置
に用いられている。
ック周期の２５〜５０％であるクロックを入力する装置
に用いられている。
このクロック回路のクロック遅延部１は、入力された入
力クロックａを遅延量信号ｇにより可変遅延して遅延ク
ロックｂを出力する。
力クロックａを遅延量信号ｇにより可変遅延して遅延ク
ロックｂを出力する。
ＯＲゲート２は、入力クロックａと、クロック遅延部１
からの遅延クロックｂとの論理和の演算をして出力クロ
ックＣを生或する。
からの遅延クロックｂとの論理和の演算をして出力クロ
ックＣを生或する。
パルス幅測定回路３は、ＯＲゲート２から出力される出
力クロックＣのパルス幅を測定してパルス幅信号ｄを出
力する。
力クロックＣのパルス幅を測定してパルス幅信号ｄを出
力する。
比較部４は、パルス幅測定部３の出力であるパルス幅信
号ｄと、クロック周期の５０％のパルス幅を示すパルス
幅定数ｅとを比較して比較結果ｒを出力する。
号ｄと、クロック周期の５０％のパルス幅を示すパルス
幅定数ｅとを比較して比較結果ｒを出力する。
遅延量保持部５は、比較部４の出力である比較結果ｆを
、クロック遅延部１の遅延量入力とするため累計して保
持する。そして、遅延量保持部５は、遅延量信号ｇを出
力する。
、クロック遅延部１の遅延量入力とするため累計して保
持する。そして、遅延量保持部５は、遅延量信号ｇを出
力する。
次に、このクロック入力回路の動作について説明する。
クロック周期が既知でパルス幅が保証されていない入カ
クロックａは、クロック遅延部１とＯＲゲート２とに入
力される．クロック遅延部１は、遅延量信号ｇにより入
力クロックａを遅延し、遅延クロックｂを出力する。こ
の遅延クロックｂがＯＲゲート２に入力される。ＯＲゲ
ート２は、入力クロックａと、クロック遅延部ｌからの
遅延クロックｂとの論理和の演算をして出力クロックＣ
を生成する。
クロックａは、クロック遅延部１とＯＲゲート２とに入
力される．クロック遅延部１は、遅延量信号ｇにより入
力クロックａを遅延し、遅延クロックｂを出力する。こ
の遅延クロックｂがＯＲゲート２に入力される。ＯＲゲ
ート２は、入力クロックａと、クロック遅延部ｌからの
遅延クロックｂとの論理和の演算をして出力クロックＣ
を生成する。
この出力クロックＣがパルス幅測定部３に入力される。
パルス幅測定部３は、積分回路で構成されており、出力
クロックＣの正の部分のパルス幅に応じたパルス幅信号
ｄを出力する。このパルス幅信号ｄは、比較部４により
、パルス幅定数ｅと比較され、比較結果ｆが出力される
。遅延量保持部５は、積分回路で構成されており、比較
結果ｆを累計し、クロック遅延部１に遅延量信号ｇを出
力する。これによって、クロック遅延部１では出カクロ
ックＣのパルス幅がパルス幅定数ｅで示されるパルス幅
一定となる遅延量となり、パルス幅が一定であるクロッ
クが出力クロックＣとして出力される。
クロックＣの正の部分のパルス幅に応じたパルス幅信号
ｄを出力する。このパルス幅信号ｄは、比較部４により
、パルス幅定数ｅと比較され、比較結果ｆが出力される
。遅延量保持部５は、積分回路で構成されており、比較
結果ｆを累計し、クロック遅延部１に遅延量信号ｇを出
力する。これによって、クロック遅延部１では出カクロ
ックＣのパルス幅がパルス幅定数ｅで示されるパルス幅
一定となる遅延量となり、パルス幅が一定であるクロッ
クが出力クロックＣとして出力される。
第２図は、第１図のクロック入力回路のタイ〔ングチャ
ートである。ここでは、入力クロックの周波数は８３ｋ
ｌｌｚ 、パルス幅は４μｓでパルス幅定数をクロック
周期（１２μｓ）の半分の６μｓに設定している。
ートである。ここでは、入力クロックの周波数は８３ｋ
ｌｌｚ 、パルス幅は４μｓでパルス幅定数をクロック
周期（１２μｓ）の半分の６μｓに設定している。
まず、遅延量が１ ）ｔｓの場合、第２図（ａ）に示す
ように、出力クロックＣは入カクロックａのパルス幅４
μｓと１ ｐｓ遅延した遅延−クロックｂのパルス幅４
μｓの和となり、出力クロックＣのパルス幅が５μｓと
なる。出力クロックＣのパルス幅が計測されて、パルス
幅が５μｓを示すパルス幅信号ｄが生或される。しかし
、設定しているパルス幅に満たないため、比較結果ｆは
“＋１”となり遅延量は２μｓとなる。この遅延量を示
す遅延量信号ｇにより、出力クロックＣのパルス幅は６
μｓとなる。これは設定したパルス幅に等しいため、比
較結果は“ＯＮとなり遅延１２μｓは保持されパルス幅
は一定に保持される。
ように、出力クロックＣは入カクロックａのパルス幅４
μｓと１ ｐｓ遅延した遅延−クロックｂのパルス幅４
μｓの和となり、出力クロックＣのパルス幅が５μｓと
なる。出力クロックＣのパルス幅が計測されて、パルス
幅が５μｓを示すパルス幅信号ｄが生或される。しかし
、設定しているパルス幅に満たないため、比較結果ｆは
“＋１”となり遅延量は２μｓとなる。この遅延量を示
す遅延量信号ｇにより、出力クロックＣのパルス幅は６
μｓとなる。これは設定したパルス幅に等しいため、比
較結果は“ＯＮとなり遅延１２μｓは保持されパルス幅
は一定に保持される。
次に、遅延量が４μｓの場合、第２図中）に示すように
、出力クロックＣは入カクロックａと４μｓ遅延した遅
延クロックｂとの和となり、出力クロックＣのパルス幅
は８μｓとなる．このパルス幅が計測されて、パルス幅
８μｓを示すパルス幅信号ｄが生成される。設定されて
いるパルス幅が６μｓであるため、比較結果ｒは“−２
”となり、この遅延量を示す遅延量信号ｇにより、遅延
量は２μｓとなり、このため出力クロックのパルス幅は
６μｓとなる。したがって、出力クロックＣは前述と同
様に設定されたパルス幅一定のクロンクが出力される。
、出力クロックＣは入カクロックａと４μｓ遅延した遅
延クロックｂとの和となり、出力クロックＣのパルス幅
は８μｓとなる．このパルス幅が計測されて、パルス幅
８μｓを示すパルス幅信号ｄが生成される。設定されて
いるパルス幅が６μｓであるため、比較結果ｒは“−２
”となり、この遅延量を示す遅延量信号ｇにより、遅延
量は２μｓとなり、このため出力クロックのパルス幅は
６μｓとなる。したがって、出力クロックＣは前述と同
様に設定されたパルス幅一定のクロンクが出力される。
このように本実施例は、パルス幅がクロック周期の２５
〜５０％であるクロックを入力する装置に用いられて、
入力されたクロックを遅延量入力により可変遅延させる
クロック遅延手段と、入力クロックと遅延させたクロッ
クの論理和を行うＯＲゲートと、このＯＲゲートの出力
のパルス幅を測定するパルス幅測定手段と、このパルス
幅測定手段の出力であるパルス幅信号とクロック周期の
５０％のパルス幅を示す定数を比較する比較手段と、こ
の比較手段の出力をクロック遅延手段の遅延量入力とす
るため累計し保持する遅延量保持手段とを有することに
より、クロック周期が既知でパルス幅が保証されていな
いクロックをパルス幅がクロック周期の半分となるクロ
ックに変換できる。
〜５０％であるクロックを入力する装置に用いられて、
入力されたクロックを遅延量入力により可変遅延させる
クロック遅延手段と、入力クロックと遅延させたクロッ
クの論理和を行うＯＲゲートと、このＯＲゲートの出力
のパルス幅を測定するパルス幅測定手段と、このパルス
幅測定手段の出力であるパルス幅信号とクロック周期の
５０％のパルス幅を示す定数を比較する比較手段と、こ
の比較手段の出力をクロック遅延手段の遅延量入力とす
るため累計し保持する遅延量保持手段とを有することに
より、クロック周期が既知でパルス幅が保証されていな
いクロックをパルス幅がクロック周期の半分となるクロ
ックに変換できる。
以上説明したように本発明は、入力クロツクと遅延クロ
ックとの論理和を行ったクロックのパルス幅と、必要と
するパルス幅を示すパルス幅定数とを比較し、パルス幅
がパルス幅定数と等しくなる遅延量とすることにより、
クロックのパルス幅が一定であるクロックを出力するこ
とを保証できる効果がある。
ックとの論理和を行ったクロックのパルス幅と、必要と
するパルス幅を示すパルス幅定数とを比較し、パルス幅
がパルス幅定数と等しくなる遅延量とすることにより、
クロックのパルス幅が一定であるクロックを出力するこ
とを保証できる効果がある。
第１図は、本発明の一実施例を示す構威図、第２図は、
第１図の実施例のタイミングチャートである， ｌ・・・・・クロック遅延部 ・ＯＲゲート ・パルス幅測定部 ・比較部 ・遅延量保持部
第１図の実施例のタイミングチャートである， ｌ・・・・・クロック遅延部 ・ＯＲゲート ・パルス幅測定部 ・比較部 ・遅延量保持部
Claims (3)
- （１）クロックの周期が既知でパルス幅が保証されてい
ないクロックを入力クロックとして入力し、パルス幅が
一定の出力クロックを出力するクロック入力回路におい
て、 遅延量に基づいて遅延されたクロックと、入力クロック
との和により生成したクロックを出力クロックとする演
算手段と、 所定のパルス幅を示すパルス幅定数と、前記演算手段か
らの出力クロックとのパルス幅とを比較して、この比較
の結果に基づいてパルス幅を前記パルス幅定数に等しく
する遅延量を前記演算手段に出力する設定手段とを有す
ることを特徴とするクロック入力回路。 - （２）クロックの周期が既知でパルス幅が保証されてい
ないクロックを入力クロックとして入力し、パルス幅が
一定の出力クロックを出力するクロック入力回路におい
て、 入力クロックを遅延量に基づいて可変遅延するクロック
遅延部と、 前記クロック遅延部からのクロックと入力クロックとの
論理和の演算を行うオアゲートと、前記オアゲートから
のクロックのパルス幅を測定するパルス幅測定部と、 前記パルス幅測定部からのパルス幅信号と、所定のパル
ス幅を示す定数とを比較する比較部と、前記比較部の出
力を、前記クロック遅延部の遅延量入力とするため累計
し保持する遅延量保持手段とを有することを特徴とする
クロック入力回路。 - （３）クロックの周期が既知でパルス幅が保証されてい
ないクロックを入力クロックとして入力し、パルス幅が
一定の出力クロックを出力するクロック入力方法におい
て、 入力クロックを遅延量に基づいて遅延して遅延クロック
を生成し、 この遅延クロックと入力クロックとの論理和の演算をし
て出力クロックを出力し、 この出力クロックのパルス幅を測定し、 測定されたパルス幅と、所定のパルス幅を示す定数とを
比較し、 この比較の結果を、前記遅延量入力とするため累計し保
持することを特徴とするクロック入力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297405A JPH03159309A (ja) | 1989-11-17 | 1989-11-17 | クロック入力回路およびクロック入力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297405A JPH03159309A (ja) | 1989-11-17 | 1989-11-17 | クロック入力回路およびクロック入力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03159309A true JPH03159309A (ja) | 1991-07-09 |
Family
ID=17846078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297405A Pending JPH03159309A (ja) | 1989-11-17 | 1989-11-17 | クロック入力回路およびクロック入力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03159309A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012504838A (ja) * | 2008-10-02 | 2012-02-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
-
1989
- 1989-11-17 JP JP1297405A patent/JPH03159309A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012504838A (ja) * | 2008-10-02 | 2012-02-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化 |
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