JPH0317275Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はIC等の特性を測定する、特に２つの
信号間の微小時間差測定回路に関する。

〔従来技術とその問題点〕

従来の時間差測定回路は、第１図に示す本考案
にかかる回路のブロツク図よりチヤネルＢに接続
するプログラマブル・デイレイ・ラインＰを除い
たものである。ここで、簡単に従来回路の測定動
作を説明する。本回路は、チヤネルＡ，Ｂに入力
される２つの信号間の時間差を測定するものであ
る。チヤネルＡないしＢより入力される測定信号
は容易に処理できるように波形整形し１、マルチ
プレクサ２へ与えられる。マルチプレクサ２にお
ける入力信号のスイツチ切替は、制御回路５によ
つて行なわれる。F.F・メインゲート３は、メイ
ン・ゲート４の開閉、つまりカウンタ測定開始と
終了を伝達するもので、例えば図示したようなＤ
型フリツプ・フロツプを用い、測定信号（クロツ
ク信号）と制御回路から送るデータ信号によつ
て、メインゲートの開閉が行なわれる。

チヤネルＡより波形整形した信号が入力される
とF.F・メイン・ゲート３を経て、メイン・ゲー
ト４が開かれて測定が開始され、カウンタ７は、
基準発振器６からのクロツクパルスを計数する。
次に制御回路５によつて、マルチプレクサ２のス
イツチが、チヤネルＢへ切替わり、F.F・メイ
ン・ゲート３がクロツク信号を受信すると、メイ
ン・ゲート４は閉じ、カウンタ測定が終了する。

第２図に、前述した測定動作をタイミング・チ
ヤートで示す。その順序は、イ→ロ→ハ→ニ→ホ
→ヘとなる。測定信号ａの立ち上がり部分イから
測定信号ｂの立ち上がり部分ニまでの時間差を測
定する。チヤネルＡから測定信号ａが入力され
イ、メイン・ゲート４が開き、カウンタ７の測定
が開始されロ、マルチプレクサ４のスイツチが制
御回路５を経て、チヤネルＢへ切り替りハ、チヤ
ネルＢより第２の測定信号が入力されるニ。F.
F・メイン・ゲート３を経てメイン・ゲート４は
閉じ、カウンタ測定は終了するホ。次の測定の
為、マルチプレクサ４のスイツチがチヤネルＡへ
切り替わるヘ。

以上説明した従来回路では、微小時間差測定に
おいて、次のような問題が生じていた。チヤネル
Ａから測定信号ａが入力されてからイ、マルチプ
レクサ４のスイツチがチヤネルＢへ切換るハまで
の時間、つまりチヤネルＡ入力時から、チヤネル
Ｂを入力可能モードに設定するまでの時間（チヤ
ネルＢセツト・アツプ時間）より短い時間差を測
定することは、当然不可能であつた。従来回路で
は実質上10_{o sec}（10^-9 _sec）より短い時間差を測定
することはできなかつた。

この問題を解消するため、従来技術において
は、時間差測定回路の２つの入力の一方に固定の
デイレイ・ラインを挿入することが行なわれてい
た。しかし、このような構成では、ごくわずかの
時間差でも測定できるように遅延時間を余裕を持
つて充分に大きく取ると、今度は大きな時間差の
測定において不都合があつた。

〔考案の目的〕

したがつて、本考案の目的は簡単な構成でごく
わずかな時間差から大きな時間差まで測定できる
回路を提供することにある。

〔考案の概要〕

本考案では、従来回路にデイレイ・ラインを第
２測定信号のライン上に設置して、第２測定信号
を遅延させ、チヤネルＢセツト・アツプ時間より
短い時間差を測定する。

さらに、時間差が大きい場合に、チヤネルＢの
測定信号の１周期前の信号を測定してしまうとい
う誤差を除去するために、プログラマブル・デイ
レイ・ラインを用い、かつ、最適な遅延時間を制
御装置で自動的に設定し、制御系では、設定遅延
時間を記憶し、演算処理等を行ない、容易に微小
時間差測定する。

〔考案の実施例〕

本考案は、従来回路のチヤネルＢにデイレイ・
ラインＰを接続し、第２測定信号ｂの入力を遅延
させることによつてb′、微小時間差測定を行なう
ものである。第１図は、本考案にかかる時間差測
定回路のブロツク図である。以下、第３Ａ〜Ｃ図
のタイム・チヤートにそつて実施例を説明する。
第３Ａ図では、遅延手段Ｐを用いることによつ
て、チヤネルＢセツト・アツプ時間より短い時間
差が測定可能となる。カウンタ７が読む測定時間
Tmを次式に示すように、遅延時間Tdをさしひ
くことによつて、真の時間差Tiが得られる（第
３Ａ図参照）。

Ti＝Tm−Td（sec） しかし、第３Ｂ図に示すように、比較的大きい時
間差値の測定の際、同様に第２測定信号を遅延さ
せると、１周期前の入力信号トを測定し、故に真
の時間差Tiは負になつてしまう。

これは、設定した遅延時間がチヤネルＢセツ
ト・アツプ時間より長いことが原因で、下記に示
す関係が成立する場合に生ずる。

（真の時間差＋遅延時間−チヤネルＢセツト・
アツプ時間） 〉チヤネルＢの入力信号の周期 遅延時間Tdは、チヤネルＢセツト・アツプ時
間に依存し、その設定値が等しいことが最も望ま
しい。だが、素子のバラツキにより、チヤネルＢ
セツト・アツプ時間が任意に決定できない。さら
に、遅延時間TdがチヤネルＢセツト・アツプ時
間より短くなつてしまうと遅延手段の効果が全く
消滅してしまう。そこで、次の関係が成立し、か
つ、１周期前の入力信号を測定しないようにする
ことが必要である。

最大チヤネルＢセツト・アツプ時間＜遅延時間 このような問題を避ける為にプログラマブル・デ
イレイ・ラインＰと演算制御装置８とを使用し、
好適な遅延時間を選択し、測定を行なう（第１図
参照）。

第３Ｃ図は、プログラマブル・デイレイ・ライ
ンＰの遅延時間を決定する動作手順を説明するタ
イム・チヤートである。まず最初に、プログラマ
ブル・デイレイ・ラインＰと演算制御装置８によ
つて、プログラマブル・デイレイ・ラインＰの持
つ最長の遅延時間Ａを設定する。そして、遅延時
間を順次短かくなる方向に連続的に切換えＡ→Ｂ
…→Ｆ、その都度時間差を測定する。すなわち、
プログラマブル・デイレイ・ラインＰのもつ最小
分解能の範囲で、遅延時間を変化させる。遅延時
間が任意のチヤネルＢセツト・アツプ時間より小
さくなるとＦ、その測定値は、信号の１周期加算
されるため、急増する。つまり、チヤネルＢから
の遅延された測定信号b′がチヤネルＢセツト・ア
ツプより早く入力されるので、実際には、次周期
の入力信号が測定される。したがつて、第１図に
示すプログラマブル・デイレイ・ラインＰに接続
する演算制御装置８は、この測定値の変化によ
り、最適な遅延時間Ｅを決定する。

また、ジツタ等の雑音による測定上の悪影響を
除くため、１段階前の遅延時間Ｄを、選択するこ
とが好ましい。演算制御回路８は、実際の測定値
より遅延時間をさしひいて真値とする。

尚、チヤネルＢセツトアツプ時間は、各時間差
測定回路に特有の値があるので、遅延時間の設定
は、本回路の使用時に１度行なうのみで高精度な
測定を遂次行うことができる。

〔考案の効果〕

以上のように、従来の時間差測定回路では、測
定系の制限が存在し、10_osec（10^-9 _sec）以下の時
間差を測定することが不可能であつたが、本考案
における遅延手段を用いることによつて、安価で
簡単に購入できるプログラマブル・デイレイ・ラ
インの分解能領域内の（通常0.01〜0.1_{o sec}
（10^-11〜10^-10 _sec））微小時間差を測定できる。

【図面の簡単な説明】

第１図は、本考案にかかる時間差測定回路のブ
ロツク図。第２図は、従来の測定動作を示すタイ
ム・チヤート。第３Ａ，Ｂ図は、本考案にかかる
遅延手段を用いる時間差測定のタイム・チヤー
ト。第３Ｃ図は、プログラマブル・デイレイ・ラ
インを使用し、本考案にかかる遅延時間の自動設
定を示すタイム・チヤートである。 １……波形整形回路、Ｐ……プログラマブル・
デイレイ・ライン、２……マルチプレクサ、３…
…F.F・メイン・ゲート、４……メインゲート、
５……制御回路、６……基準発振器、７……カウ
ンタ、８……演算制御装置。

Claims (1)

1. 【実用新案登録請求の範囲】 夫々周期的な信号を入力する第１および第２の
   信号入力端と、 夫々前記第１および第２の信号入力端に接続さ
   れた第１および第２の入力と、前記第１および第
   ２の入力からの信号の内の一方を選択的に出力す
   る出力とを有し、前記第１の入力からの信号の入
   力に応答して、前記出力へ出力される信号の選択
   を前記第１の入力から前記第２の入力へと切り替
   えるマルチプレクサと、 前記第２の信号入力端と前記第２の入力との間
   に設けられたデイレイ手段と、 前記マルチプレクサの出力からの２つの出力の
   時間間隔の間に入るクロツク・パルスの個数に基
   づいて前記第１の信号入力端と前記第２の信号入
   力端に夫々与えられた２つの信号間の時間差を測
   定する時間差測定回路において、 前記デイレイ手段はプログラマブル・デイレイ
   手段であり、 前記プログラマブル・デイレイ手段の遅延時間
   を変化させながら所定信号を測定することによ
   り、前記遅延時間を当該測定結果が不連続変化を
   示す値よりもわずかに長い値に設定する手段を更
   に設けた ことを特徴とする時間差測定回路。