JPS6317364B2 - - Google Patents
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- Publication number
- JPS6317364B2 JPS6317364B2 JP57109122A JP10912282A JPS6317364B2 JP S6317364 B2 JPS6317364 B2 JP S6317364B2 JP 57109122 A JP57109122 A JP 57109122A JP 10912282 A JP10912282 A JP 10912282A JP S6317364 B2 JPS6317364 B2 JP S6317364B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- gate
- input
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
- H03K21/026—Input circuits comprising logic circuits
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Manipulation Of Pulses (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
Description
【発明の詳細な説明】
本発明は、カウンタ、特にユニバーサル・カウ
ンタに好適なゲート回路に関する。
ンタに好適なゲート回路に関する。
ユニバーサル・カウンタは、印加した未知の電
気信号の周波数、周期、パルス幅、パルス立上が
り又は立下がり時間、生起する電気現象間の時間
及びパルス総数等の電気的諸特性の決定に使用す
る汎用計測器である。基本的には、これら諸特性
の大半は、先ず入力未知信号を最適レベルに変換
し、次にレベル変化点（transitions）の数又は隣
り合つたレベル変化点間の時間を測定することに
よつて決定されるものである。この測定には、カ
ウンタ回路を予定の正確な時間ゲートし、信号を
所定回路に伝達し同期させることにより所望の測
定を行なう必要がある。従来は、このために複雑
なゲート及び計数構成を必要とすると共に、複数
信号路間の遅延時間の整合を必要とした。
気信号の周波数、周期、パルス幅、パルス立上が
り又は立下がり時間、生起する電気現象間の時間
及びパルス総数等の電気的諸特性の決定に使用す
る汎用計測器である。基本的には、これら諸特性
の大半は、先ず入力未知信号を最適レベルに変換
し、次にレベル変化点（transitions）の数又は隣
り合つたレベル変化点間の時間を測定することに
よつて決定されるものである。この測定には、カ
ウンタ回路を予定の正確な時間ゲートし、信号を
所定回路に伝達し同期させることにより所望の測
定を行なう必要がある。従来は、このために複雑
なゲート及び計数構成を必要とすると共に、複数
信号路間の遅延時間の整合を必要とした。
したがつて、本発明の目的の１つは、新規なカ
ウンタ用ゲート回路を提供することである。
ウンタ用ゲート回路を提供することである。
本発明の他の目的は、数種の入力信号源からカ
ウンタへデジタル信号の分配及び同期を行なうた
めの簡単なゲート構成及び制御回路を提供するこ
とである。
ウンタへデジタル信号の分配及び同期を行なうた
めの簡単なゲート構成及び制御回路を提供するこ
とである。
本発明の更に他の目的は、最少ゲート数で高速
信号路を形成することにより高周波動作が可能な
カウンタ用ゲート回路を提供することである。
信号路を形成することにより高周波動作が可能な
カウンタ用ゲート回路を提供することである。
本発明の別の目的は、多数の信号路間の遅延整
合を不要とするカウンタ用ゲート回路を提供する
ことである。
合を不要とするカウンタ用ゲート回路を提供する
ことである。
本発明のその他の目的は、２個のフリツプフロ
ツプFFと２個のゲート・パツケージで構成でき、
部品点数が少なく、価格、占有面積及び消費電力
の低減ないし節約が可能な簡単なゲート制御回路
を提供することである。
ツプFFと２個のゲート・パツケージで構成でき、
部品点数が少なく、価格、占有面積及び消費電力
の低減ないし節約が可能な簡単なゲート制御回路
を提供することである。
本発明のその他の目的、特長、作用効果は、添
付図面を参照して以下の説明を読めば当業者には
容易に理解できるであろう。
付図面を参照して以下の説明を読めば当業者には
容易に理解できるであろう。
本発明のカウンタ用ゲート回路は、内部信号源
を含む数種の入力信号源からのデジタル信号を１
対の計数回路の一方又は両方へ加えると共に同期
させ、複数の計数又は計時測定を可能にする。第
１の同期FFは、第１又は第２入力信号及びアー
ミング信号（論理素子がトリガ信号によつて初期
状態から論理状態変化可能の動作準備状態になる
場合、その状態にすることを「アーミングする」
といい、その状態にする信号を「アーミング信
号」という。）に応じて第１ゲートを開き、第１
入力信号を１対のカウンタ回路の一方へ通過させ
る。第２同期FFは、第１同期FFの出力と第２入
力信号に応じて第２ゲートを開き、第２入力信号
を１対のカウンタ回路の他方へ通過させる。この
回路構成により、信号路間の遅延整合を不要にす
る。カウンタ回路内に蓄積した計数値は例えばプ
ロセツサにより演算して、各種測定結果を得る。
を含む数種の入力信号源からのデジタル信号を１
対の計数回路の一方又は両方へ加えると共に同期
させ、複数の計数又は計時測定を可能にする。第
１の同期FFは、第１又は第２入力信号及びアー
ミング信号（論理素子がトリガ信号によつて初期
状態から論理状態変化可能の動作準備状態になる
場合、その状態にすることを「アーミングする」
といい、その状態にする信号を「アーミング信
号」という。）に応じて第１ゲートを開き、第１
入力信号を１対のカウンタ回路の一方へ通過させ
る。第２同期FFは、第１同期FFの出力と第２入
力信号に応じて第２ゲートを開き、第２入力信号
を１対のカウンタ回路の他方へ通過させる。この
回路構成により、信号路間の遅延整合を不要にす
る。カウンタ回路内に蓄積した計数値は例えばプ
ロセツサにより演算して、各種測定結果を得る。
以下、添付図を参照して本発明によるカウンタ
用ゲート回路を具体的に説明する。
用ゲート回路を具体的に説明する。
第１図は本発明による２チヤンネル（CH）ユ
ニバーサル・カウンタ用ゲート制御回路を示し、
この回路は、第1FF１０、第１ゲート１２、第
2FF１４及び第２ゲート１６を含み、デジタル信
号を同期してゲートし、計数及び計時測定を行な
う。本実施例では、ECL（エミツタ結合ロジツ
ク）及び市販の最新の部品を使用する。図では一
端が電圧VTに接続された多数のプルダウン抵抗
Ｐを使用しているが、これらは周知であるので詳
述することは避ける。試作し試験した本実施例に
おいては、抵抗Ｐは75Ωであり、VTは＋2.7ボル
トである。
ニバーサル・カウンタ用ゲート制御回路を示し、
この回路は、第1FF１０、第１ゲート１２、第
2FF１４及び第２ゲート１６を含み、デジタル信
号を同期してゲートし、計数及び計時測定を行な
う。本実施例では、ECL（エミツタ結合ロジツ
ク）及び市販の最新の部品を使用する。図では一
端が電圧VTに接続された多数のプルダウン抵抗
Ｐを使用しているが、これらは周知であるので詳
述することは避ける。試作し試験した本実施例に
おいては、抵抗Ｐは75Ωであり、VTは＋2.7ボル
トである。
CH Ａの信号路は、入力端２０、相補出力Ａ，
Ａを発生する緩衝増幅器として動作するORゲー
ト２２、オン時にベース接地増幅器として動作す
るトランジスタ・スイツチ２４、前述した第１ゲ
ート１２及びカウンタの初段FF２６を含む。こ
のカウンタは、リツプル・カウンタであるのが好
ましい。
Ａを発生する緩衝増幅器として動作するORゲー
ト２２、オン時にベース接地増幅器として動作す
るトランジスタ・スイツチ２４、前述した第１ゲ
ート１２及びカウンタの初段FF２６を含む。こ
のカウンタは、リツプル・カウンタであるのが好
ましい。
同様に、CH Ｂの信号路は、入力端３０、相
補出力Ｂ、を発生するORゲート３２、トラン
ジスタ・スイツチ３４、前述した第２ゲート１６
及び他のカウンタ段の初段FF３６より成る。
補出力Ｂ、を発生するORゲート３２、トラン
ジスタ・スイツチ３４、前述した第２ゲート１６
及び他のカウンタ段の初段FF３６より成る。
この好適実施例のCH Ａ及びCH ＢのFF１０，
１４，２６，３６は、すべて正方向（下から上へ
向かう）エツジ（レベル変化）トリガ型のＤ型
FFである。後述の説明から明らかとなるように、
同期FF１０，１４のトリガに使用するエツジ極
性（方向）は、カウンタ段のFF２６，３６のト
リガに使用するエツジと逆極性であることが必要
である。この極性反転は、ゲート１２，１６によ
り信号を反転することにより行なう。勿論、FF
２６，３６を負方向（上から下へ向かう）エツ
ジ・トリガとし、ゲート１２，１６を非反転とし
ても同一結果が得られる。
１４，２６，３６は、すべて正方向（下から上へ
向かう）エツジ（レベル変化）トリガ型のＤ型
FFである。後述の説明から明らかとなるように、
同期FF１０，１４のトリガに使用するエツジ極
性（方向）は、カウンタ段のFF２６，３６のト
リガに使用するエツジと逆極性であることが必要
である。この極性反転は、ゲート１２，１６によ
り信号を反転することにより行なう。勿論、FF
２６，３６を負方向（上から下へ向かう）エツ
ジ・トリガとし、ゲート１２，１６を非反転とし
ても同一結果が得られる。
制御ロジツク・ユニツト（CLU）４０は、複
数の制御論理信号を発生してゲート制御回路の動
作モードを決める。このCLU４０は、ハードウ
エア結線のロジツク・ゲートであるのが好まし
く、そのロジツク状態は制御パネルのスイツチで
制御してもよい。或いは、CLU４０を更に高級
なマイクロプロセツサ等にしてもよい。CLU４
０で発生した各種論理状態及び論理信号並びにそ
れらのゲート制御回路への作用は、次のとおりで
ある。
数の制御論理信号を発生してゲート制御回路の動
作モードを決める。このCLU４０は、ハードウ
エア結線のロジツク・ゲートであるのが好まし
く、そのロジツク状態は制御パネルのスイツチで
制御してもよい。或いは、CLU４０を更に高級
なマイクロプロセツサ等にしてもよい。CLU４
０で発生した各種論理状態及び論理信号並びにそ
れらのゲート制御回路への作用は、次のとおりで
ある。
制御信号Ｖを抵抗Ｃを介してトランジスタ４２
のベースに印加し、そのオン・オフ状態を制御す
る。トランジスタ４２は、図の例ではPNP型で
あるので、論理低レベルでオンとなり高レベルで
オフとなる。トランジスタ４２がオンとなると、
これがFF１０のクロツク入力端へ高速信号を
通過させる直列素子となる。この信号路は、他に
３個のORゲート４４，４６，４８と負入力AND
ゲート５０とを含む。
のベースに印加し、そのオン・オフ状態を制御す
る。トランジスタ４２は、図の例ではPNP型で
あるので、論理低レベルでオンとなり高レベルで
オフとなる。トランジスタ４２がオンとなると、
これがFF１０のクロツク入力端へ高速信号を
通過させる直列素子となる。この信号路は、他に
３個のORゲート４４，４６，４８と負入力AND
ゲート５０とを含む。
制御信号Ｗを他の抵抗Ｃを介してトランジスタ
５２のベースに印加し、そのオン・オフ状態を制
御する。制御信号線の抵抗Ｃは、実質的に等しく
約1kΩであるのが好ましい。トランジスタ５２
は、オン状態において、ゲート４４，４６，４８
及び５０を介してFF１０のクロツク入力へ至る
高速Ａ信号路の直列素子となる。
５２のベースに印加し、そのオン・オフ状態を制
御する。制御信号線の抵抗Ｃは、実質的に等しく
約1kΩであるのが好ましい。トランジスタ５２
は、オン状態において、ゲート４４，４６，４８
及び５０を介してFF１０のクロツク入力へ至る
高速Ａ信号路の直列素子となる。
制御信号Ｘを抵抗Ｃを介してNPNトランジス
タ５４のベースに印加する。これは、論理高レベ
ルでオンとなり、負入力ANDゲート５０の一方
の入力を高レベルにプルアツプ（引き上げ）して
デイスエーブルする（論理素子が入力信号に対し
出力信号の論理状態を変化しない禁止状態にある
場合、その状態を「デイスエーブル状態」とい
い、その状態にすることを「デイスエーブルす
る」という。）。
タ５４のベースに印加する。これは、論理高レベ
ルでオンとなり、負入力ANDゲート５０の一方
の入力を高レベルにプルアツプ（引き上げ）して
デイスエーブルする（論理素子が入力信号に対し
出力信号の論理状態を変化しない禁止状態にある
場合、その状態を「デイスエーブル状態」とい
い、その状態にすることを「デイスエーブルす
る」という。）。
アーミング信号である制御信号をORゲ
ート５６を介してFF１０のＤ入力に印加する。
GATE信号が低レベルのとき、FF１０はアーミ
ングされる。Ｄ入力が低レベルであればこれが
FF１０のＱ出力に現われ、ゲート１２をイネー
ブルし（論理素子が「デイスエーブル状態」から
入力信号により出力信号の論理状態が変化する状
態になる場合、その状態にすることを「イネーブ
ルする」という。）FF１４をアーミングする。こ
の動作については、特定例に基いて後述する。
ート５６を介してFF１０のＤ入力に印加する。
GATE信号が低レベルのとき、FF１０はアーミ
ングされる。Ｄ入力が低レベルであればこれが
FF１０のＱ出力に現われ、ゲート１２をイネー
ブルし（論理素子が「デイスエーブル状態」から
入力信号により出力信号の論理状態が変化する状
態になる場合、その状態にすることを「イネーブ
ルする」という。）FF１４をアーミングする。こ
の動作については、特定例に基いて後述する。
次に、制御信号Ｙを抵抗Ｃを介してトランジス
タ３４のベースに印加し、そのオン・オフ状態を
制御する。更にまた、インバータ６０及び抵抗Ｃ
の直列回路を介してトランジスタ６２のベースに
印加し、そのオン・オフ状態を制御する。Ｙ信号
が低レベルのとき、トランジスタ３４はオン、ト
ランジスタ６２はオフであり、Ｂ入力信号がトラ
ンジスタ３４及びワイヤードORゲート６４を介
して負入力ANDゲート１６とFF１４のクロツク
端子とに印加される。Ｙ信号が高レベルのとき
は、トランジスタ３４はオフ、トランジスタ６２
はオンとなり、クロツク信号CLOCKがトランジ
スタ６２及びORゲート６４を介してANDゲート
１６とFF１４とに印加される。クロツク信号は、
所望の安定高周波基準で例えば正確な時間測定を
行うために320MHzの高周波である。
タ３４のベースに印加し、そのオン・オフ状態を
制御する。更にまた、インバータ６０及び抵抗Ｃ
の直列回路を介してトランジスタ６２のベースに
印加し、そのオン・オフ状態を制御する。Ｙ信号
が低レベルのとき、トランジスタ３４はオン、ト
ランジスタ６２はオフであり、Ｂ入力信号がトラ
ンジスタ３４及びワイヤードORゲート６４を介
して負入力ANDゲート１６とFF１４のクロツク
端子とに印加される。Ｙ信号が高レベルのとき
は、トランジスタ３４はオフ、トランジスタ６２
はオンとなり、クロツク信号CLOCKがトランジ
スタ６２及びORゲート６４を介してANDゲート
１６とFF１４とに印加される。クロツク信号は、
所望の安定高周波基準で例えば正確な時間測定を
行うために320MHzの高周波である。
制御信号Ｚを抵抗Ｃを介してトランジスタ６６
のベースに印加し、これをオン・オフ制御すると
共に、インバータ６８及び抵抗Ｃの直列回路を介
してトランジスタ２４のベースに印加し、そのオ
ン・オフ状態を制御する。トランジスタ６６は、
オン状態において、FF１０の出力をORゲート
５６の一方の入力と負入力ANDゲート７０の一
方の入力とに印加する。勿論、オフ状態では、ト
ランジスタ６６のコレクタ及び前述したゲート５
６，７０の入力はプルダウン抵抗Ｐにより低レベ
ルとなり、両ゲートをイネーブルとする。
のベースに印加し、これをオン・オフ制御すると
共に、インバータ６８及び抵抗Ｃの直列回路を介
してトランジスタ２４のベースに印加し、そのオ
ン・オフ状態を制御する。トランジスタ６６は、
オン状態において、FF１０の出力をORゲート
５６の一方の入力と負入力ANDゲート７０の一
方の入力とに印加する。勿論、オフ状態では、ト
ランジスタ６６のコレクタ及び前述したゲート５
６，７０の入力はプルダウン抵抗Ｐにより低レベ
ルとなり、両ゲートをイネーブルとする。
最後に、リセツト信号RESETをCLU４０から
同期FF１０，１４に印加し、高論理レベルを与
えて両Ｑ出力を高レベル、両出力を低レベルに
セツトし、最初の状態に戻す（リセツトする）。
同じ信号により、カウンタ段FF２６，３６もリ
セツトして両Ｑ出力を低レベルとする。
同期FF１０，１４に印加し、高論理レベルを与
えて両Ｑ出力を高レベル、両出力を低レベルに
セツトし、最初の状態に戻す（リセツトする）。
同じ信号により、カウンタ段FF２６，３６もリ
セツトして両Ｑ出力を低レベルとする。
CLU４０からの制御信号の説明を第２図を参
照しながら要約する。第２図は、ユニバーサル・
カウンタの各機能における各種制御信号の信号状
態の論理表を示す。図中、黒点は制御信号が低レ
ベルであり、無印は高レベルであることを示す。
CLU４０は、ユニバーサル・カウンタの特定機
能毎に特定組合わせの制御信号を発生して高速信
号路を形成させる。この回路動作を追跡するの
は、デジタル技術の知識を有する当業者には比較
的容易であろう。一例としてCH Ａ入力に印加
した入力パルスのパルス幅を測定する場合につき
第３図の波形図を用いて説明する。この測定を行
なうには、一般に、希望するパルスの前縁でゲー
トを開きゲートが開いている期間中既知パルス数
を計数し、そのパルスの後縁でゲートを閉じる。
第２図中パルス幅測定を意味するWIDTH Ａの
項の論理状態を見ると、制御信号Ｖ及びＹは高レ
ベルで制御信号Ｗ，Ｘ，Ｚは低レベルである。よ
つて、トランジスタ４２，５４，２４及び３４は
いずれもオフである。ゲート１２の一方の入力は
低レベルにプルダウンされており、他方の入力は
FF１０のＱ出力により高レベルに維持されてい
る。トランジスタ５２はオンであり、入力信号Ａ
は負入力ANDゲート５０の一方の入力に印加さ
れる。このANDゲート５０は、（リセツト信号
RESETが高レベルであると仮定して）FF１０の
Ｑ出力から他方の入力に印加された高レベルによ
り、しばらくデイスエーブルされている。トラン
ジスタ６２がオンになると、CLOCK信号がFF１
４のＱ出力の高レベルによりデイスエーブルして
いる負入力ANDゲート１６に入力する。トラン
ジスタ６６がオンすると、FF１０の出力の低
レベルはORゲート５６及びANDゲート７０の入
力に伝達される。信号は最初高レベルで
あつて、RESET信号が低レベルとなつた後、FF
１０，１４のＱ出力はFF１０のＤ入力に印加し
た高レベルにより高レベルに維持される。これら
すべての状態が成立した後、パルス幅測定が可能
となる。先ず。信号を低にし、FF１０の
Ｄ入力に低レベルを加えて、それをアーミングす
る。パルスＡの前縁が高レベルになつたと仮定す
ると、は低になる。ANDゲート５０はまだデ
イスエーブル状態であるが、ANDゲート７０は
イネーブルされ、パルスの負方向エツジにより
ANDゲート７０の出力を高レベルとし、FF１０
を反転させ、そのＤ入力をＱ出力更にFF１４の
Ｄ入力へ伝達する。よつて、ANDゲート１２及
び５０を共にイネーブルする。ゲート１２の出力
が高レベルとなると、FF２６が反転する。FF１
０の出力は高レベルとなりゲート７０をデイス
エーブルし、ORゲート５６を介してFF１０のＤ
入力を高レベルにする。FF１４に印加した次の
正方向CLOCK信号エツジがそのＤ入力をＱ出力
へ進め、CLOCK信号が負方向に向かうとAND
ゲート１６はイネーブルされ、その出力を高レベ
ルとし、CH Ｂのカウンタ段のFF３６を反転さ
せる。
照しながら要約する。第２図は、ユニバーサル・
カウンタの各機能における各種制御信号の信号状
態の論理表を示す。図中、黒点は制御信号が低レ
ベルであり、無印は高レベルであることを示す。
CLU４０は、ユニバーサル・カウンタの特定機
能毎に特定組合わせの制御信号を発生して高速信
号路を形成させる。この回路動作を追跡するの
は、デジタル技術の知識を有する当業者には比較
的容易であろう。一例としてCH Ａ入力に印加
した入力パルスのパルス幅を測定する場合につき
第３図の波形図を用いて説明する。この測定を行
なうには、一般に、希望するパルスの前縁でゲー
トを開きゲートが開いている期間中既知パルス数
を計数し、そのパルスの後縁でゲートを閉じる。
第２図中パルス幅測定を意味するWIDTH Ａの
項の論理状態を見ると、制御信号Ｖ及びＹは高レ
ベルで制御信号Ｗ，Ｘ，Ｚは低レベルである。よ
つて、トランジスタ４２，５４，２４及び３４は
いずれもオフである。ゲート１２の一方の入力は
低レベルにプルダウンされており、他方の入力は
FF１０のＱ出力により高レベルに維持されてい
る。トランジスタ５２はオンであり、入力信号Ａ
は負入力ANDゲート５０の一方の入力に印加さ
れる。このANDゲート５０は、（リセツト信号
RESETが高レベルであると仮定して）FF１０の
Ｑ出力から他方の入力に印加された高レベルによ
り、しばらくデイスエーブルされている。トラン
ジスタ６２がオンになると、CLOCK信号がFF１
４のＱ出力の高レベルによりデイスエーブルして
いる負入力ANDゲート１６に入力する。トラン
ジスタ６６がオンすると、FF１０の出力の低
レベルはORゲート５６及びANDゲート７０の入
力に伝達される。信号は最初高レベルで
あつて、RESET信号が低レベルとなつた後、FF
１０，１４のＱ出力はFF１０のＤ入力に印加し
た高レベルにより高レベルに維持される。これら
すべての状態が成立した後、パルス幅測定が可能
となる。先ず。信号を低にし、FF１０の
Ｄ入力に低レベルを加えて、それをアーミングす
る。パルスＡの前縁が高レベルになつたと仮定す
ると、は低になる。ANDゲート５０はまだデ
イスエーブル状態であるが、ANDゲート７０は
イネーブルされ、パルスの負方向エツジにより
ANDゲート７０の出力を高レベルとし、FF１０
を反転させ、そのＤ入力をＱ出力更にFF１４の
Ｄ入力へ伝達する。よつて、ANDゲート１２及
び５０を共にイネーブルする。ゲート１２の出力
が高レベルとなると、FF２６が反転する。FF１
０の出力は高レベルとなりゲート７０をデイス
エーブルし、ORゲート５６を介してFF１０のＤ
入力を高レベルにする。FF１４に印加した次の
正方向CLOCK信号エツジがそのＤ入力をＱ出力
へ進め、CLOCK信号が負方向に向かうとAND
ゲート１６はイネーブルされ、その出力を高レベ
ルとし、CH Ｂのカウンタ段のFF３６を反転さ
せる。
FF１４のＱ出力の低レベルによりANDゲート
１６がイネーブルされると、CLOCK信号はそれ
を通過し、その正方向エツジがCH Ｂのカウン
タ段により計数される。Ａ入力の後縁（負方向エ
ツジ）が到来すると、信号の正方向エツジは、
ANDゲート７０がデイスエーブルされているの
で何等の作用をも生じないが、Ａパルスの負方向
エツジがトランジスタ５２を介して印加される
と、既にイネーブルされているANDゲート５０
の出力を高レベルとしてFF１０を反転させ、そ
のＤ入力の高レベルをＱ出力へ進め、ゲート１２
をデイスエーブルする。次の正方向CLOCK信号
エツジがFF１４のＱ出力を高レベルとしANDゲ
ート１６をデイスエーブルし、CH Ｂカウンタ
段におけるCLOCKパルスの計数動作を終了させ
る。CH Ａのカウンタ段は、この動作中ただ１
カウントを行なうのみである。よつて、このサイ
クルの終わりにおいて、Ａカウンタ段の計数は１
カウントで、Ｂカウンタ段の計数はＡパルスのパ
ルス幅に正比例する。この計数値をマイクロプロ
セツサで読み、Ａパルスの前縁から後縁までの経
過時間を計算してパルス幅測定結果を得る。或い
は、この計算を複数回行ない、パルス幅Ａの平均
値測定を行なつてもよい。平均パルス幅を求める
には、マイクロプロセツサにおいてＢ計数値をＡ
計数値で割れば、１サイクル当たりの平均クロツ
クパルス数が求められる。
１６がイネーブルされると、CLOCK信号はそれ
を通過し、その正方向エツジがCH Ｂのカウン
タ段により計数される。Ａ入力の後縁（負方向エ
ツジ）が到来すると、信号の正方向エツジは、
ANDゲート７０がデイスエーブルされているの
で何等の作用をも生じないが、Ａパルスの負方向
エツジがトランジスタ５２を介して印加される
と、既にイネーブルされているANDゲート５０
の出力を高レベルとしてFF１０を反転させ、そ
のＤ入力の高レベルをＱ出力へ進め、ゲート１２
をデイスエーブルする。次の正方向CLOCK信号
エツジがFF１４のＱ出力を高レベルとしANDゲ
ート１６をデイスエーブルし、CH Ｂカウンタ
段におけるCLOCKパルスの計数動作を終了させ
る。CH Ａのカウンタ段は、この動作中ただ１
カウントを行なうのみである。よつて、このサイ
クルの終わりにおいて、Ａカウンタ段の計数は１
カウントで、Ｂカウンタ段の計数はＡパルスのパ
ルス幅に正比例する。この計数値をマイクロプロ
セツサで読み、Ａパルスの前縁から後縁までの経
過時間を計算してパルス幅測定結果を得る。或い
は、この計算を複数回行ない、パルス幅Ａの平均
値測定を行なつてもよい。平均パルス幅を求める
には、マイクロプロセツサにおいてＢ計数値をＡ
計数値で割れば、１サイクル当たりの平均クロツ
クパルス数が求められる。
次に、別の例としてCHA入力端に印加した反
復入力信号の周期を測定する場合について、第４
図の波形図を用いて回路動作を説明する。再び第
２図のPERIOD Ａの項を見れば、制御信号Ｖ，
Ｗ，Ｘ，Ｙ及びＺはすべて高レベルであることが
判る。よつてANDゲート５０はこの測定中デイ
スエーブルされ、CLOCK信号はトランジスタ６
２を介して能動状態にあり、トランジスタ３４，
６６はオフ、トランジスタ２４はオンであり入力
信号ＡをANDゲート１２へ通過させる。最初に、
RESET信号が高レベルですべてのFFのＱ出力を
高レベルにしているとする。信号は高レ
ベルであり、RESET信号が低レベルとなつた後
も、信号は同期FF１０，１４のＱ出力を
高レベルとし、ANDゲート１２，１６をデイス
エーブルする。信号が低くなると、測定
サイクルが始まる。
復入力信号の周期を測定する場合について、第４
図の波形図を用いて回路動作を説明する。再び第
２図のPERIOD Ａの項を見れば、制御信号Ｖ，
Ｗ，Ｘ，Ｙ及びＺはすべて高レベルであることが
判る。よつてANDゲート５０はこの測定中デイ
スエーブルされ、CLOCK信号はトランジスタ６
２を介して能動状態にあり、トランジスタ３４，
６６はオフ、トランジスタ２４はオンであり入力
信号ＡをANDゲート１２へ通過させる。最初に、
RESET信号が高レベルですべてのFFのＱ出力を
高レベルにしているとする。信号は高レ
ベルであり、RESET信号が低レベルとなつた後
も、信号は同期FF１０，１４のＱ出力を
高レベルとし、ANDゲート１２，１６をデイス
エーブルする。信号が低くなると、測定
サイクルが始まる。
信号が低となると、FF１０のＤ入力が
論理低レベルとなる。信号の次の負方向エツジ
により、負入力ANDゲート７０の出力は高レベ
ルとなり、FF１０を反転させ、低レベルのＤ入
力をそのＱ出力に進め、ANDゲート１２をイネ
ーブルする。しかし、Ａ信号はこのとき高レベル
であるので、ANDゲート１２の出力は低のまま
である。次の正方向CLOCK信号エツジがFF１４
に印加されると、そのＤ入力をＱ出力へ進め、
ANDゲート１６をイネーブルする。しかし、こ
のときCLOCK信号は高レベルであるので、
ANDゲート１６の出力は低にとどまる。
CLOCK信号が低レベルに移行すると、ANDゲ
ート１６の出力は高となり、それによる正方向エ
ツジでCH Ｂのカウンタ段FF３６を反転させ、
クロツクパルスの計数を開始する。同様に、Ａ信
号が低レベルになると、イネーブルされている
ANDゲート１２の出力が高となり、それによる
正方向エツジがCH Ａカウンタ段FF２６を反転
させ、Ａ信号サイクルの計数を開始する。この状
態になると、ANDゲート１２，１６はが
高に移行するまでイネーブルされたままであり、
カウンタ段はそれぞれ反転したＡ入力信号及び
CLOCK信号を受け続ける。
論理低レベルとなる。信号の次の負方向エツジ
により、負入力ANDゲート７０の出力は高レベ
ルとなり、FF１０を反転させ、低レベルのＤ入
力をそのＱ出力に進め、ANDゲート１２をイネ
ーブルする。しかし、Ａ信号はこのとき高レベル
であるので、ANDゲート１２の出力は低のまま
である。次の正方向CLOCK信号エツジがFF１４
に印加されると、そのＤ入力をＱ出力へ進め、
ANDゲート１６をイネーブルする。しかし、こ
のときCLOCK信号は高レベルであるので、
ANDゲート１６の出力は低にとどまる。
CLOCK信号が低レベルに移行すると、ANDゲ
ート１６の出力は高となり、それによる正方向エ
ツジでCH Ｂのカウンタ段FF３６を反転させ、
クロツクパルスの計数を開始する。同様に、Ａ信
号が低レベルになると、イネーブルされている
ANDゲート１２の出力が高となり、それによる
正方向エツジがCH Ａカウンタ段FF２６を反転
させ、Ａ信号サイクルの計数を開始する。この状
態になると、ANDゲート１２，１６はが
高に移行するまでイネーブルされたままであり、
カウンタ段はそれぞれ反転したＡ入力信号及び
CLOCK信号を受け続ける。
信号が高となり測定を終えると、入
力信号の次の負方向エツジで正方向エツジが
ANDゲート７０の出力に生じ、FF１０を反転さ
せ、高レベルの信号をFF１０のＤ入力か
らそのＱ出力へ進め、ANDゲート１２をデイス
エーブルし、CH Ａカウンタ段の計数動作を終
了させる。次の正方向CLOCK信号エツジで、FF
１４のＤ入力から高レベルがそのＱ出力へ現わ
れ、ANDゲート１６をデイスエーブルし、CH
Ｂのカウンタ段の計数動作を終わらせる。次に、
マイクロプロセツサがこれらカウンタ段の計数値
を読取り信号Ａの１サイクル当たりのクロツク・
パルス数を計算し、更に前述したとおりサイクル
数で割ることにより信号Ａの１サイクル当たりの
平均周期を求めることもできる。また、この値の
逆数を計算すると、信号Ａの周波数が求まる。第
２図から分かるとおり、FREQUENCY Ａ及び
PERIOD Ａ両測定時は制御信号Ｖ〜Ｚの論理状
態は同じである。
力信号の次の負方向エツジで正方向エツジが
ANDゲート７０の出力に生じ、FF１０を反転さ
せ、高レベルの信号をFF１０のＤ入力か
らそのＱ出力へ進め、ANDゲート１２をデイス
エーブルし、CH Ａカウンタ段の計数動作を終
了させる。次の正方向CLOCK信号エツジで、FF
１４のＤ入力から高レベルがそのＱ出力へ現わ
れ、ANDゲート１６をデイスエーブルし、CH
Ｂのカウンタ段の計数動作を終わらせる。次に、
マイクロプロセツサがこれらカウンタ段の計数値
を読取り信号Ａの１サイクル当たりのクロツク・
パルス数を計算し、更に前述したとおりサイクル
数で割ることにより信号Ａの１サイクル当たりの
平均周期を求めることもできる。また、この値の
逆数を計算すると、信号Ａの周波数が求まる。第
２図から分かるとおり、FREQUENCY Ａ及び
PERIOD Ａ両測定時は制御信号Ｖ〜Ｚの論理状
態は同じである。
第２図に示したその他の機能について簡単に説
明する。TIME MANUALは、手動時間間隔測
定モードで押ボタン等を手で２回押してその間の
時間を測定する場合を示す。TIME Ａ→Ｂは、
チヤンネル間の時間間隔測定モードでチヤンネル
Ａ及びＢでそれぞれ選択された事象（イベント）
の発生時点間の時間差を測定する場合を示す。
RISE／FALL Ａは、チヤンネルＡの入力信号の
立上がり時間及び立下がり時間を自動的に測定す
る場合を示す。RATIO Ｂ／Ａは、チヤンネル
Ａに選択した数の事象が発生する期間中にチヤン
ネルＢに発生する事象の数の比率を測定する場合
を示す。TOTAL Ａ，Ａ＋Ｂ，Ａ−Ｂは、３つ
のモードを併記したもので、選択した時間内に各
チヤンネルで発生する事象を計数する場合を示
す。すなわち、TOTAL Ａは、チヤンネルＡで
発生する事象の総数、TOTAL Ａ＋Ｂはチヤン
ネルＡ及びＢで発生する事象数の和、TOTAL
Ａ−ＢはチヤンネルＡの発生事象数からチヤンネ
ルＢの発生事象数を引いた数を測定する場合をそ
れぞれ示す。EVENT Ｂ DURING Ａは、チ
ヤンネルＡの入力信号の選択されたパルス幅（立
上がりから立下がりまでのパルス幅、或いは立下
がりから立上がりまでのパルス幅）の期間中にチ
ヤンネルＢに発生する事象数を測定する場合を示
す。
明する。TIME MANUALは、手動時間間隔測
定モードで押ボタン等を手で２回押してその間の
時間を測定する場合を示す。TIME Ａ→Ｂは、
チヤンネル間の時間間隔測定モードでチヤンネル
Ａ及びＢでそれぞれ選択された事象（イベント）
の発生時点間の時間差を測定する場合を示す。
RISE／FALL Ａは、チヤンネルＡの入力信号の
立上がり時間及び立下がり時間を自動的に測定す
る場合を示す。RATIO Ｂ／Ａは、チヤンネル
Ａに選択した数の事象が発生する期間中にチヤン
ネルＢに発生する事象の数の比率を測定する場合
を示す。TOTAL Ａ，Ａ＋Ｂ，Ａ−Ｂは、３つ
のモードを併記したもので、選択した時間内に各
チヤンネルで発生する事象を計数する場合を示
す。すなわち、TOTAL Ａは、チヤンネルＡで
発生する事象の総数、TOTAL Ａ＋Ｂはチヤン
ネルＡ及びＢで発生する事象数の和、TOTAL
Ａ−ＢはチヤンネルＡの発生事象数からチヤンネ
ルＢの発生事象数を引いた数を測定する場合をそ
れぞれ示す。EVENT Ｂ DURING Ａは、チ
ヤンネルＡの入力信号の選択されたパルス幅（立
上がりから立下がりまでのパルス幅、或いは立下
がりから立上がりまでのパルス幅）の期間中にチ
ヤンネルＢに発生する事象数を測定する場合を示
す。
上述の説明から明らかな如く、同様FF１０，
１４を駆動し、ゲート１２，１６をイネーブルす
る信号のエツジ極性はカウンタ段の初段FF２６，
３６を駆動する信号エツジと逆極性である。この
重要性は、同期FF及び関連ゲートを示す第５図
をよく見れば分かるであろう。そのタイムチヤー
トを第６図に示す。第５図では、簡単のため、
FF１０、負入力ANDゲート１２、正方向エツ
ジ・トリガのカウントダウン素子２６の詳細は省
略する。計数する入力信号を信号線９０からFF
１０のクロツク入力に直接印加し、信号
は信号線９２を介してＤ入力へ直接印加する。
FF１０のＱ出力は、計数入力信号と共にそれぞ
れ信号線９４，９６を介してANDゲート１２の
両入力へ印加する。ANDゲート１２の出力は信
号線９８を介してカウントダウン素子２６へ印加
する。装置全体を初期値化（リセツト）すると、
信号線９２の信号は高レベルであり、信
号線９４のＱ出力も同様である。ANDゲート１
２はデイスエーブルされ、信号線９８の出力は低
レベルになる。第６図中、時点T0で線９２の
GATE制御信号が低レベルとなると、線９０の
計数入力信号の次の正方向エツジ１００がFF１
０を反転させる。僅かの遅延時間１０２の後FF
１０のＤ入力における低レベルがＱ出力に到来
し、線９４に負方向エツジ１０４を生じる。これ
によりゲート１２はアーミングされる。計数入力
信号の次の負方向エツジ１０６によりゲート１２
がイネーブルされ、短かい伝搬遅延時間１０８の
後ゲート１２の出力は高レベルとなり、正方向エ
ツジ１１０を生じる。信号が低レベルに
ある間、線９０の計数入力信号の次の正方向エツ
ジ１１２によりゲート１２の出力に負方向エツジ
１１４が生じる。次いで、次の負方向エツジ１１
６が生じると、ゲート１２の出力は正方向エツジ
１１８を生じる。この動作は繰返されるが、図面
の都合上時点T1で線９２の信号が高レベ
ルになつたと仮定する。
１４を駆動し、ゲート１２，１６をイネーブルす
る信号のエツジ極性はカウンタ段の初段FF２６，
３６を駆動する信号エツジと逆極性である。この
重要性は、同期FF及び関連ゲートを示す第５図
をよく見れば分かるであろう。そのタイムチヤー
トを第６図に示す。第５図では、簡単のため、
FF１０、負入力ANDゲート１２、正方向エツ
ジ・トリガのカウントダウン素子２６の詳細は省
略する。計数する入力信号を信号線９０からFF
１０のクロツク入力に直接印加し、信号
は信号線９２を介してＤ入力へ直接印加する。
FF１０のＱ出力は、計数入力信号と共にそれぞ
れ信号線９４，９６を介してANDゲート１２の
両入力へ印加する。ANDゲート１２の出力は信
号線９８を介してカウントダウン素子２６へ印加
する。装置全体を初期値化（リセツト）すると、
信号線９２の信号は高レベルであり、信
号線９４のＱ出力も同様である。ANDゲート１
２はデイスエーブルされ、信号線９８の出力は低
レベルになる。第６図中、時点T0で線９２の
GATE制御信号が低レベルとなると、線９０の
計数入力信号の次の正方向エツジ１００がFF１
０を反転させる。僅かの遅延時間１０２の後FF
１０のＤ入力における低レベルがＱ出力に到来
し、線９４に負方向エツジ１０４を生じる。これ
によりゲート１２はアーミングされる。計数入力
信号の次の負方向エツジ１０６によりゲート１２
がイネーブルされ、短かい伝搬遅延時間１０８の
後ゲート１２の出力は高レベルとなり、正方向エ
ツジ１１０を生じる。信号が低レベルに
ある間、線９０の計数入力信号の次の正方向エツ
ジ１１２によりゲート１２の出力に負方向エツジ
１１４が生じる。次いで、次の負方向エツジ１１
６が生じると、ゲート１２の出力は正方向エツジ
１１８を生じる。この動作は繰返されるが、図面
の都合上時点T1で線９２の信号が高レベ
ルになつたと仮定する。
時点T1後に計数入力信号の次の正方向エツジ
１２０により線９６が高レベルへ移行すると、高
レベルの信号がFF１０を介して線９４を
高レベルとなし、ANDゲート１２を直ちにデイ
スエーブルし、線９８を低レベルへ移行させる。
よつて、時点T0〜T1間では計数入力信号の２つ
の正方向エツジ１００，１１２が存するが、カウ
ンタ段で計数される正方向エツジ１１０，１１８
を生じるのは、これに続く２個の負方向エツジ１
０６，１１６である。負方向エツジ１０６は正方
向エツジ１００，１１２間のどこでも（エツジ１
０４の前でも）生じる可能性があるが、どんな場
合でも計数信号すなわち正方向エツジ１１０が発
生される。他方、線９８にはグリツチ（不要な狭
いパルス）は生じないので、計数誤りを生じる虞
れはない。更に、伝搬遅延１０２は計数入力信号
のパルス幅に比較して長くてもよい。事実、この
遅延は、計数入力信号の周期からFF２６が安定
して計数するために線９８に現われなければなら
ない最少幅を差引いた値を限度とする任意の長さ
であつてよい。それ故、付加ゲートを複数個接続
して信号路の遅延を整合する必要は全くなくな
る。
１２０により線９６が高レベルへ移行すると、高
レベルの信号がFF１０を介して線９４を
高レベルとなし、ANDゲート１２を直ちにデイ
スエーブルし、線９８を低レベルへ移行させる。
よつて、時点T0〜T1間では計数入力信号の２つ
の正方向エツジ１００，１１２が存するが、カウ
ンタ段で計数される正方向エツジ１１０，１１８
を生じるのは、これに続く２個の負方向エツジ１
０６，１１６である。負方向エツジ１０６は正方
向エツジ１００，１１２間のどこでも（エツジ１
０４の前でも）生じる可能性があるが、どんな場
合でも計数信号すなわち正方向エツジ１１０が発
生される。他方、線９８にはグリツチ（不要な狭
いパルス）は生じないので、計数誤りを生じる虞
れはない。更に、伝搬遅延１０２は計数入力信号
のパルス幅に比較して長くてもよい。事実、この
遅延は、計数入力信号の周期からFF２６が安定
して計数するために線９８に現われなければなら
ない最少幅を差引いた値を限度とする任意の長さ
であつてよい。それ故、付加ゲートを複数個接続
して信号路の遅延を整合する必要は全くなくな
る。
以上、本発明のカウンタ用ゲート回路を好適実
施例に基いて説明したが、本発明は何らこれら特
定実施例に限定されるべきでなく、本発明がその
技術思想を逸脱することなく種々の変更、変形及
び広範囲の応用が可能であることは、いうまでも
ない。
施例に基いて説明したが、本発明は何らこれら特
定実施例に限定されるべきでなく、本発明がその
技術思想を逸脱することなく種々の変更、変形及
び広範囲の応用が可能であることは、いうまでも
ない。
上述したように、本発明によれば、トリガ信号
に応じて各フリツプフロツプが発生する出力信号
により各ゲート回路をそれぞれイネーブルして計
数入力信号を発生するようにしたので、各ゲート
回路は確実な論理動作をして各論理素子間におけ
る状態変化の時間的ズレや非同期等に起因するグ
リツチの発生がなくなり、誤計数の虞れが解消さ
れる。また、複数の信号伝搬路における遅延時間
の許容度が格段に向上して遅延時間を整合する必
要が全くなくなり、回路構成が簡単になると共
に、伝搬遅延時間の差が一層低減して高周波数動
作が容易になる。更に、フリツプフロツプのトリ
ガ入力として第１、第２入力信号及びクロツク信
号から適宜選択することにより、種々の機能をも
たせることが可能となる。
に応じて各フリツプフロツプが発生する出力信号
により各ゲート回路をそれぞれイネーブルして計
数入力信号を発生するようにしたので、各ゲート
回路は確実な論理動作をして各論理素子間におけ
る状態変化の時間的ズレや非同期等に起因するグ
リツチの発生がなくなり、誤計数の虞れが解消さ
れる。また、複数の信号伝搬路における遅延時間
の許容度が格段に向上して遅延時間を整合する必
要が全くなくなり、回路構成が簡単になると共
に、伝搬遅延時間の差が一層低減して高周波数動
作が容易になる。更に、フリツプフロツプのトリ
ガ入力として第１、第２入力信号及びクロツク信
号から適宜選択することにより、種々の機能をも
たせることが可能となる。
第１図は本発明によるゲート回路を２チヤンネ
ル・ユニバーサル・カウンタに応用した好適実施
例を示す簡略回路図、第２図は第１図のユニバー
サル・カウンタに各種動作をさせるための制御信
号の論理表、第３図は第１図回路のチヤンネルＡ
に入力した信号のパルス幅を測定する場合の動作
説明用波形図、第４図は第１図回路のチヤンネル
Ａに入力した信号の周期及び周波数を測定する場
合の動作説明用波形図、第５図は１個の周期フリ
ツプフロツプ及び関連ゲートの回路図、第６図は
第５図回路の動作説明用波形図である。 １０……第１双安定型制御回路、１２……第１
ゲート回路、１４……第２双安定型制御回路、１
６……第２ゲート回路、……制御信号、
CLOCK……クロツク信号。
ル・ユニバーサル・カウンタに応用した好適実施
例を示す簡略回路図、第２図は第１図のユニバー
サル・カウンタに各種動作をさせるための制御信
号の論理表、第３図は第１図回路のチヤンネルＡ
に入力した信号のパルス幅を測定する場合の動作
説明用波形図、第４図は第１図回路のチヤンネル
Ａに入力した信号の周期及び周波数を測定する場
合の動作説明用波形図、第５図は１個の周期フリ
ツプフロツプ及び関連ゲートの回路図、第６図は
第５図回路の動作説明用波形図である。 １０……第１双安定型制御回路、１２……第１
ゲート回路、１４……第２双安定型制御回路、１
６……第２ゲート回路、……制御信号、
CLOCK……クロツク信号。
Claims (1)
- 【特許請求の範囲】 １ 第１又は第２入力信号から選択された第１ト
リガ信号及び動作準備状態にする制御信号を受
け、第１出力信号を発生する第１双安定型制御回
路と、 上記第１出力信号及び上記第１入力信号を受け
て第１計数入力信号を発生する第１ゲート回路
と、 上記第２入力信号又はクロツク信号から選択さ
れた第２トリガ信号及び上記第１出力信号を受
け、該第１出力信号により動作準備状態とされ、
第２出力信号を発生する第２双安定型制御回路
と、 上記第２出力信号及び上記第２トリガ信号を受
け第２計数入力信号を発生する第２ゲート回路と
を具えたカウンタ用ゲート回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US282368 | 1981-07-13 | ||
| US06/282,368 US4423337A (en) | 1981-07-13 | 1981-07-13 | Gate circuit for a universal counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810929A JPS5810929A (ja) | 1983-01-21 |
| JPS6317364B2 true JPS6317364B2 (ja) | 1988-04-13 |
Family
ID=23081201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109122A Granted JPS5810929A (ja) | 1981-07-13 | 1982-06-24 | カウンタ用ゲ−ト回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4423337A (ja) |
| JP (1) | JPS5810929A (ja) |
| CA (1) | CA1188376A (ja) |
| DE (1) | DE3226032C2 (ja) |
| FR (1) | FR2509550B1 (ja) |
| GB (1) | GB2104329B (ja) |
| NL (1) | NL186357C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125252U (ja) * | 1989-03-28 | 1990-10-16 | ||
| JPH0377848U (ja) * | 1989-11-29 | 1991-08-06 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057430A (en) * | 1988-09-15 | 1991-10-15 | Biotronic Systems Corporation | Biochemical sensor responsive to bubbles |
| US4972139A (en) * | 1989-05-12 | 1990-11-20 | Tektronix, Inc. | Method for increasing the resolution of measurements taken using a counter-timer |
| US5598112A (en) * | 1995-05-26 | 1997-01-28 | National Semiconductor Corporation | Circuit for generating a demand-based gated clock |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3591858A (en) * | 1968-05-31 | 1971-07-06 | Beckman Instruments Inc | Pulse rate to analog converter |
| GB1265498A (ja) * | 1969-04-26 | 1972-03-01 | ||
| JPS528196B2 (ja) * | 1972-12-07 | 1977-03-07 | ||
| US3917927A (en) * | 1974-04-15 | 1975-11-04 | Us Navy | Automatic ranging frequency counter |
| JPS5325786B2 (ja) * | 1974-04-24 | 1978-07-28 | ||
| US3924193A (en) * | 1974-10-29 | 1975-12-02 | Hycel Inc | Logic circuit including J-K flip flop providing output pulse in respose to longer duration input pulse |
| JPS52145A (en) * | 1975-06-23 | 1977-01-05 | Hitachi Ltd | Tertiary value generator |
-
1981
- 1981-07-13 US US06/282,368 patent/US4423337A/en not_active Expired - Lifetime
-
1982
- 1982-05-13 GB GB08213977A patent/GB2104329B/en not_active Expired
- 1982-06-08 CA CA000404746A patent/CA1188376A/en not_active Expired
- 1982-06-24 JP JP57109122A patent/JPS5810929A/ja active Granted
- 1982-07-08 NL NLAANVRAGE8202764,A patent/NL186357C/xx not_active IP Right Cessation
- 1982-07-12 DE DE3226032A patent/DE3226032C2/de not_active Expired
- 1982-07-13 FR FR828212293A patent/FR2509550B1/fr not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125252U (ja) * | 1989-03-28 | 1990-10-16 | ||
| JPH0377848U (ja) * | 1989-11-29 | 1991-08-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL186357C (nl) | 1990-11-01 |
| NL186357B (nl) | 1990-06-01 |
| GB2104329B (en) | 1985-07-03 |
| FR2509550B1 (fr) | 1989-02-10 |
| US4423337A (en) | 1983-12-27 |
| DE3226032C2 (de) | 1984-12-13 |
| GB2104329A (en) | 1983-03-02 |
| FR2509550A1 (fr) | 1983-01-14 |
| JPS5810929A (ja) | 1983-01-21 |
| NL8202764A (nl) | 1983-02-01 |
| DE3226032A1 (de) | 1983-02-03 |
| CA1188376A (en) | 1985-06-04 |
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