JPH0329749Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の技術分野〕 この考案は、車速に比例して発生される車速パ
ルスを一定時間幅のサンプリング時間（又はゲー
ト時間）毎に計数して、車速を計測表示する電子
式速度計に関する。

〔従来の技術〕

従来のこの種の装置として第２図に示すものが
あつた。図において、１は車速に比例してパルス
（車速パルス）を発生する車速センサ、２は前記
車速パルスを波形整形する波形整形回路、３はタ
イミング制御回路で、ゲート信号Ｂ、リセツト信
号Ｃ、ラツチ信号Ｄを夫々第３図イ〜ハに示すタ
イミングで発生する。４は車速パルスＡとゲート
信号Ｂとを入力するアンドゲート、５はアンドゲ
ート４から出力されるパルスを計数するカウン
タ、６はカウンタ５の計数値をラツチ信号Ｄのタ
イミングでラツチ（記憶）するラツチ回路、７は
デコーダ・ドライバ、８は表示器である。

次に第２図の動作について以下に説明する。ま
ず、タイミング制御回路３よりカウンタ５のリセ
ツト端子Ｒにリセツト信号Ｃが与えられたのちに
アンドゲート４にゲート信号Ｂが与えられ所定時
間ゲートが開放されると、このゲート開時間中に
車速パルスＡが波形整形回路２を介してカウンタ
５に与えられ計数される。そしてそのカウンタ５
の計数結果は、所定のゲート開放時間が経過した
のちにタイミング制御回路３から出力されるラツ
チ信号Ｄによつて車速計測データとしてラツチ回
路６にラツチされる。ラツチ回路６にラツチされ
た計測データはデコーダ・ドライバ７を介してそ
のデータに対応する表示値に変換されて表示器８
によつて表示されることになるが、この表示はラ
ツチから次のラツチまでの表示更新時間毎に更新
される。

しかしながら、このような従来のパルス計数方
式の電子式速度計にあつては、車速の表示精度及
び応答性と車速パルス数及びゲート時間との間に
一定の関係が存在し、例えば発生パルス数の少な
い車速センサの場合、１ゲート時間当りの車速パ
ルス数が極端に少なくなり、それにより表示精度
が低下してしまう。そこで、その表示精度を高め
るためにゲート開放のサンプリング時間を長くす
ると逆に応答性が悪化するという欠点があつた。

〔考案の概要〕

この考案はこのような従来のものの欠点を除去
するためになされたもので、車速センサからの１
回転当りの発生パルス数に対して必要な表示精度
が確保できる時間内で複数回の計測を行ない複数
個の計測データを得るようにし、かつその複数個
分の計測データを表示更新時間毎に逐次更新しな
がら加算してそれを表示器に表示するようにする
と共に、カウンタからの最新の計測データが車速
零に相当する値になつたことを検出して表示器の
表示を零にするようにして、発生パルス数が少な
い車速センサを用いても必要とする表示精度及び
応答性を確保できると共に、車速零時になつたと
きにおける応答性を早めることができる電子式速
度計を提供することを目的としている。

〔考案の実施例〕

以下、この考案の一実施例を第１図に基づいて
説明する。図中、第２図と同一の部分は同一の符
号をもつて図示した第１図において、９は第１の
ラツチ回路、１０は第２のラツチ回路、１１は前
記第１及び第２のラツチ回路９，１０のデータを
加算する加算回路、１２はカウンタ５の計数値が
車速零に相当する値になつたことを検出するデジ
タルコンパレータ、１３はアンドゲートである。

次にこの実施例の動作について以下に説明す
る。第１図においてタイミング制御回路３は特定
のゲート開閉時間をもたず、一定の表示更新周期
で車速センサ１の入力情報をサンプリングすべく
リセツト信号３ａとラツチ信号３ｂとを発生し
夫々カウンタ５と第１及び第２のラツチ回路９，
１０に出力する。従つてカウンタ５は表示更新時
間毎にリセツトされるが、そのカウンタ５の計測
データはそのリセツト直前に第１のラツチ回路９
にラツチされ、またそれと同時に第１のラツチ回
路９のデータは第２のラツチ回路１０にラツチさ
れる。そして第１及び第２のラツチ回路９，１０
に記憶されたデータは加算回路１１にて加算され
てからデコーダ・ドライバ７を介して表示器８に
表示される。また、デジタルコンパレータ１２は
常時カウンタ５の計測データを検知し、該計測デ
ータが車速零に相当する計数値０になつたか否か
を監視しているので、車速センサ１からの出力パ
ルスが零になると直ちにこれを検知してアンドゲ
ート１３の一方の入力端子にハイレベルの検出信
号を与える。一方、このアンドゲート１３の他方
の入力端子にはタイミング制御回路３のラツチ信
号出力ラインに接続されているため、このタイミ
ング制御回路３から、カウンタ５及び第１のラツ
チ回路９の計測データを該第１のラツチ回路９及
び第２のラツチ回路１０に転送するためのラツチ
信号３ｂが出力されるタイミングに同期して、ア
ンドゲート１３からパルス信号が出力されその信
号がリセツト信号として前記第１及び第２のラツ
チ回路９，１０のリセツト端子Ｒに与えられる。
よつて前記第１及び第２のラツチ回路９，１０の
記憶内容はリセツトされその出力信号は零となり
加算回路１０の出力も零となつて表示器８は零
Km／ｈを表示する。

〔考案の効果〕

以上のようにこの考案によれば車速に比例して
発生される車速パルスを入力して所定のサンプリ
ング時間内のパルス数を計数するカウンタ５と、
前記カウンタ５の出力を時系列的に複数記憶する
複数個のラツチ回路９，１０と、前記複数個のラ
ツチ回路９，１０の記憶内容が更新される毎に各
記憶内容に応じた表示値を加算する加算回路１１
と、前記加算回路１１の出力を表示する表示回路
７，８と、前記カウンタ５からの最新の出力が車
速零に相当する値になつたときに前記複数個のラ
ツチ回路９，１０の記憶内容を強制的に零にする
制御回路１２，１３とを備えた構成としたので、
比較的発生パルス数の少ない車速センサでも必要
とする表示精度が確保でき、かつ応答性も損われ
ない効果が得られる。しかも車両の停止と同時に
表示器の表示が零Km／ｈとなることから運転者に
違和感を与えることもない等の効果がある。

【図面の簡単な説明】

第１図はこの考案の一実施例を示す電子式速度
計の回路を示すブロツク構成図、第２図は従来の
電子式速度計の回路を示すブロツク構成図、第３
図は第２図タイミング制御回路の出力波形図であ
る。 １……車速センサ、２……波形整形回路、３…
…タイミング制御回路、４，１３……アンドゲー
ト、５……カウンタ、６……ラツチ回路、７……
デコーダ・ドライバ、８……表示器、９，１０…
…第１及び第２のラツチ回路、１１……加算回
路、１２……デイジタルコンパレータ。

Claims (1)

【実用新案登録請求の範囲】
1. 車速に比例して発生される車速パルスを入力し
   て所定のサンプリング時間内のパルス数を計数す
   るカウンタ５と、前記カウンタ５の出力を時系列
   的に複数記憶する複数個のラツチ回路９，１０
   と、前記複数個のラツチ回路９，１０の記憶内容
   が更新される毎に各記憶内容に応じた計測値を加
   算する加算回路１１と、前記加算回路１１の出力
   を表示する表示回路７，８と、前記カウンタ５か
   らの最新の出力が車速零に相当する値になつたと
   きに前記複数個のラツチ回路９，１０の記憶内容
   を強制的に零にする制御回路１２，１３とを備え
   ていることを特徴とする電子式速度計。