JPS6233392Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は、入力されるパルス列を一定時間毎
にサンプリングして計数するパルス計数回路に関
する。

例えばデジタル式スピードメータ、デジタル式
タコメータ等に用いられる従来のパルス計数回路
は、第１図に示すような構成を有するものであつ
た。第１図において、入力パルスＰは、自動車の
速度又はエンジン回転数等の被測定量の大きさに
比例して周波数が逐次変化するものであり、次の
回路とマツチングをとる信号検出部１に入力され
る。信号検出部１から出力される信号１ａは、第
２図Ａに示すような波形を有し、ゲート回路２に
入力される。ゲート回路２は、第２図Ｂに示す制
御信号作成部３のゲート信号３ａがハイレベルの
期間に信号１ａを通過させて信号２ａを得、これ
をカウンタ４に入力する。カウンタ４は、信号２
ａのパルス数を計数し、その計数結果は計数をし
終えたタイミングで制御信号作成部３より出力さ
れる第２図Ｄに示すラツチ信号３ｂによりラツチ
回路５にラツチされる。制御信号作成部３は、ラ
ツチ信号３ｂを出力した後、第２図Ｃに示すリセ
ツト信号３ｃをカウンタ４に出力してこれをリセ
ツトさせる。ラツチ回路５にラツチされた内容
は、デコーダ・ドライバ６により表示器７用の符
号に変換され、表示器７により表示される。制御
信号作成部３は、ゲート信号３ａ、ラツチ信号３
ｂ及びリセツト信号３ｃを発振器８でつくられた
時間基準の信号８ａから発生させる。

動作において、表示器７は、ゲート信号３ａの
周期でもつてその表示内容を逐次更新しながら入
力パルスＰ即ち自動車の速度又はエンジン回転数
等を表示する。

従来のパルス計数回路は、以上説明したような
構成を有するものであるが、ゲート時間と表示器
の表示内容を更新する周期が例えばセンサの分解
能等の入力条件からある測定精度を得ようとする
とある程度決まつてしまうため、速度又はエンジ
ンの回転数の大きな変化に対応しきれず、応答性
が悪くなる欠点があつた。逆に応答性を上げよう
とすると、ゲート時間を短くしなければならない
ので、測定精度が低下してしまう欠点があつた。

本考案は、以上説明した従来回路の欠点を除去
するためになされたもので、互に位相を異にする
複数のゲート信号により入力パルスをそれぞれ計
数させ、その複数の計数結果を相互に比較して、
所定以上の差があつた場合には出力としての計数
結果の更新を行うことにより、測定精度を保持す
ると共に応答性を上げることができるパルス計数
回路を提供することを目的とする。

以下、本考案の一実施例を第３図、第４図に基
づいて説明する。第３図は本実施例のブロツク図
を示し、従来例と同一要素のものに対しては第１
図と同じ符号を用い、重複する説明は以下省略す
る。

第３図において、信号検出部１の信号１ａ（第
４図ａ）は、ゲート回路２と共にゲート回路９に
も入力される。ゲート回路９には、制御信号作成
部３から第４図ｂに示すゲート回路２のゲート信
号３ａより位相がθだけ遅れ、かつゲート信号３
ａと同一のゲート時間を有する第４図ｃに示すよ
うなゲート信号３ｄが入力されている。ゲート回
路９は、ゲート信号３ｄがハイレベルの期間に信
号１ａをゲートさせることにより信号９ａを得、
これをカウンタ１０に入力している。カウンタ１
０の計数結果は、ラツチ回路５のラツチ信号３ｂ
（第４図ｆ）より位相がθだけ遅れた制御信号作
成部３からのラツチ信号３ｅ（第４図ｇ）により
ラツチ回路５と同一構成のラツチ回路１１にラツ
チされる。カウンタ１０の内容はカウンタ４のリ
セツト信号３ｃ（第４図ｄ）より位相がθだけ遅
れた制御信号作成部３からのリセツト信号３ｆ
（第４図ｅ）によりリセツトされる。

ラツチ回路５，１１の内容は、信号５ａ，１１
ａで出力され、比較選択回路１２に入力される。
比較選択回路１２は、比較回路とゲート回路から
なり、信号５ａ，１１ａ間で比較をし、予め定め
た以上の差が検出され、それまで信号５ａを出力
していたときには信号１１ａを択一的に出力し、
それまで信号１１ａを出力していたときには信号
５ａを択一的に出力し、デコーダ・ドライバ６を
介して表示器７により表示される。

動作において、入力パルスＰの周波数が大きく
変化しないときは、ラツチ回路５，１１から出力
される信号５ａ，１１ａ間には大きな差が生じな
い。従つて、ラツチ回路５からの信号又はラツチ
回路１１からの信号１１ａが継続的に比較選択回
路１２、デコーダ・ドライバ６を介して表示器７
により表示される。次に入力パルスＰの周波数が
大きく変化しているときは、カウンタ４及び１０
がゲート回路２，９によつてゲートされた信号２
ａ，９ａについてそれぞれカウントをしている間
にも大きく変化することになる。従つて、ラツチ
回路５，１１から出力される信号５ａ，１１ａ
は、予め定めた以上の差を有するに至り、比較選
択回路１２により検出される。そして比較選択回
路１２は信号５ａに代つて信号１１ａを又はその
逆を出力する。このような処理により、表示器７
の表示内容の更新周期が短縮され表示の応答性が
向上されると共にカウンタ４，１０でそれぞれ計
数する期間は測定精度を保持するのに十分な長さ
が確保されている。

以上のように本考案は、被測定量の大きさに応
じてパルス数が変化する入力パルスＰを、互に同
一のゲート時間を有しかつ互に位相の異なる複数
のゲート信号３ａ，３ｄと夫々比較する複数個の
ゲート回路２，９と、該複数個のゲート回路２，
９を通過した前記入力パルスＰのパルス数を夫々
計数し前記ゲート時間毎の計数結果を夫々出力す
る複数個のカウンタ４，１０と、該複数個のカウ
ンタ４，１０から逐次出力される最新の計数結果
を夫々ラツチする複数個のラツチ回路５，１１
と、該複数個のラツチ回路５，１１の夫々が新し
い計数結果をラツチする毎に夫々のラツチ回路
５，１１によりラツチされた複数の計数結果を比
較し、前記新しい計数結果がそれまで出力されて
いた計数結果に対して所定の変化幅を有するとき
に前記それまで出力されていた計数結果にかえて
前記新しい計数結果を出力する比較選択回路１２
とを備えてなることを特徴とするパルス計数回路
であつて、このパルス計数回路によれば、例えば
センサの分解能等の入力条件から要求されるある
測定精度を得るために必要なゲート時間を応答性
を考慮することなく設定でき、しかもそのゲート
時間に束縛されることなく入力の変化に対応して
充分な応答性と出力切換周期が得られることか
ら、ゲート時間の長短で相対立する関係にある測
定精度と応答性とを同時に満たすことができると
いう優れた効果を発揮する。

【図面の簡単な説明】

第１図は従来のパルス計数回路を示すブロツク
図、第２図は第１図に示すパルス計数回路の動作
における波形図、第３図は本考案の一実施例を示
すブロツク図、第４図は第３図に示す回路の動作
における波形図である。 １……信号検出部、２，９……ゲート回路、３
……制御信号作成部、４，１０……カウンタ、
５，１１……ラツチ回路、６……デコーダ・ドラ
イバ、７……表示器、１２……比較選択回路。

Claims (1)

【実用新案登録請求の範囲】
1. 被測定量の大きさに応じてパルス数が変化する
   入力パルスＰを、互に同一のゲート時間を有しか
   つ互に位相の異なる複数のゲート信号３ａ，３ｄ
   と夫々比較する複数個のゲート回路２，９と、該
   複数個のゲート回路２，９を通過した前記入力パ
   ルスＰのパルス数を夫々計数し前記ゲート時間毎
   の計数結果を夫々出力する複数個のカウンタ４，
   １０と、該複数個のカウンタ４，１０から逐次出
   力される最新の計数結果を夫々ラツチする複数個
   のラツチ回路５，１１と、該複数個のラツチ回路
   ５，１１の夫々が新しい計数結果をラツチする毎
   に夫々のラツチ回路５，１１によりラツチされた
   複数の計数結果を比較し、前記新しい計数結果が
   それまで出力されていた計数結果に対して所定の
   変化幅を有するときに前記それまで出力されてい
   た計数結果にかえて前記新しい計数結果を出力す
   る比較選択回路１２とを備えてなることを特徴と
   するパルス計数回路。