JPH0559394B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、多チヤンネル入力パルスの時間計測
を行うための回路の改善に関する。

［従来の技術］ 従来より、多チヤンネルからのパルス入力の時
間計測（入力パルスの周期やチヤンネル間での時
間差等）を行う場合、各チヤンネルごとにカンウ
タあるいはレジスタを設けて計測するのが一般的
である。

このような従来の方式では、入力チヤンネル数
の増大に伴い回路構成が大規模なものとなるとい
う問題があつた。

本発明は、このような点に鑑みてなされたもの
で、入力チヤンネル数が多数になつた場合でもそ
の回路構成が比較的簡単なもので時間計測するこ
とのできるパルス入力時間計測回路を実現しよう
とするものである。

［問題点を解決するための手段］ このような目的を達成するために本発明では、 基準となるクロツクを発生するクロツク発生器
と、前記クロツクをカウントするカウンタと、ｎ
チヤンネルの入力パルスを前記クロツクに同期し
て各チヤンネルごとに別個にラツチするｎ個のデ
ータラツチと、このｎ個のデータラツチのラツチ
出力の立ち上がりまたは立ち下がりのエツジを検
出して１ビツトの出力ビツトをセツトするチヤン
ネル対応のｎ個のエツジ検出器と、このエツジ検
出器のいずれかの出力ビツトがセツトされると、
ｎ個のエツジ検出器の出力ビツトからなるｎビツ
トデータをチヤンネル情報としてFIFOメモリに
格納すると共に、その時の前記カウンタの値を多
のFIFOメモリに格納する手段と、前記各FIFOメ
モリに格納されたチヤンネル情報とカウント値を
読み出し、チヤンネル情報中の当該チヤンネルの
ビツトがセツトされていればその時のカウント値
を読み出し、そのカウント値を基に当該チヤンネ
ルの入力パルスのパルス間隔を求め所望の時間関
係を求める機能を有するプロセツサを具備したこ
とを特徴とする。

［作用］ 本発明では、入力チヤンネルのいずれかでパル
ス入力を検出すると、その時のカウンタの値とパ
ルス入力を検出したチヤンネル情報とを順次
FIFOメモリに格納しておき、その後プロセツサ
においてチヤンネル情報とカウンタの値とを順次
読み出して特定チヤンネルの入力パルス周期やチ
ヤンネル間での時間関係等を演算により求める。

［実施例］ 以下図面を参照して本発明の実施例を詳細に説
明する。第１図は本発明に係る多チヤンネルパル
ス入力時間計測回路の一実施例を示す構成図であ
る。図において、１は＃1CHから＃nCHまでの
ｎチヤンネルのパルス入力信号をそれぞれラツチ
するデータラツチで、ｎ個のラツチから構成さ
れ、これらは同時にクロツク信号に同期してラツ
チする。２は各チヤンネルに対応したｎ個のラツ
チからなり、データラツチ１の各ラツチの出力の
立ち上がりまたは立ち下がり（いずれかに設定さ
れる）をそれぞれ検出してビツトをセツトするエ
ツジ検出器、３は前記クロツク信号を発生するク
ロツク発生器、４はこのクロツク信号をカウント
するカウンタ、５は前記エツジ検出器２の各ラツ
チごとの出力が個別に送出されるｎビツト構成の
チヤンネルデータバス、６はチヤンネルデータバ
ス５のｎビツトのチヤンネル対応ビツトデータの
オア（OR）をとるオア回路で、チヤンネルデー
タバス５上に一つでもセツトされたビツトがあつ
た場合にはFIFOメモリ７，８に対しデータの格
納指示信号を出すようになつている。

FIFOメモリ７は、チヤンネルデータバス５上
の内容（チヤンネルデータ）を格納する先入れ先
出し型のメモリである。FIFOメモリ８は、カウ
ンタ４の内容を格納する先入れ先出し型のメモリ
である。

１０はプロセツサ（CPU）で、CPUデータバ
ス９を通してFIFOメモリ７，８の内容を読み取
り、周期等を求める演算処理を行うものである。

このような構成における動作を第２図のタイミ
ングチヤートを参照して次に説明する。なお、説
明を簡明にするためにここではチヤンネル数を３
とする。外部からのパルス入力信号IN＃1CH〜
IN＃3CHはデータラツチ１によりクロツク発生
器３からのクロツク信号CLKにより同期化され、
その出力信号Ｓ＃1CH〜Ｓ＃3CHは次段のエツ
ジ検出器２に入力され、指定されたエツジで検出
される。そしてエツジが検出される度にチヤンネ
ルデータバス５上にデータ（Ｐ＃１〜Ｐ＃３）が
出力される（第２図では立ち上がりエツジを検出
した場合にデータ出力を行つている例を示す）。

オア回路６は、チヤンネルデータバス５上のデ
ータのオアをとりORCH信号を出力する。FIFO
メモリ７，８はORCH信号がLOWになつた時に
データの格納を行い、FIFOメモリ７はチヤンネ
ルデータバス上のチヤンネルデータCHDATA
（３ビツトのデータで、最下位ビツトが第１のチ
ヤンネル、第２ビツト目が第２のチヤンネル、最
上位ビツトが第３のチヤンネルにそれぞれ対応す
る）を、またFIFOメモリ８はカウンタ４のデー
タCDATAをそれぞれ格納する。

格納されたFIFOメモリの内容はCPUデータバ
ス９を介してプロセツサ１０により読み出され、
演算処理される。第３図は例として第１のチヤン
ネルに入力されるパルスのインターバルを求める
場合のフローチヤートを示したものである。

このようにして、各チヤンネルごとの入力パル
スの周期やインターバルを求めることができる。

［発明の効果］ 以上詳細に説明したように、本発明によれば、
扱うパルス入力チヤンネル数が増大した場合、デ
ータラツチ１、エツジ検出器２、チヤンネルデー
タバス５、オア回路６およびFIFOメモリ７のビ
ツト幅を増加させるだけで対応でき、したがつて
多チヤンネル入力にも拘らず比較的簡単な構成で
時間計測が可能となる。

また、パルス入力の検出の有無を示すチヤンネ
ルデータとその時のカウンタのデータが一旦メモ
リに格納されるため、その後にプロセツサにおい
て適宜の演算処理を施すことによつて種々の時間
計測が可能である。例えば、次のような事項の計
測が可能である。

周期計測。

各チヤンネル間での遅延時間計測。

パルスカウント。

タイミングアナライザ（ただし、特定のチヤ
ンネルにサンプリングパルスを入力しておく必
要がある）。

【図面の簡単な説明】

第１図は本発明に係る多チヤンネルパルス入力
時間計測回路の一実施例を示す構成図、第２図は
動作を説明するためのタイミングチヤート、第３
図はパルスのインターバルを求める場合のフロー
チヤートである。 １……データラツチ、２……エツジ検出器、３
……クロツク発生器、４……カウンタ、５……チ
ヤンネルデータバス、６……オア回路で、７，８
……FIFOメモリ、９……CPUデータバス、１０
……プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ 多チヤンネルの入力パルスの時間計測を行う
   回路であつて、 基準となるクロツクを発生するクロツク発生器
   と、 前記クロツクをカウントするカウンタと、 ｎチヤンネルの入力パルスを前記クロツクに同
   期して各チヤンネルごとに別個にラツチするｎ個
   のデータラツチと、 このｎ個のデータラツチのラツチ出力の立ち上
   がりまたは立ち下がりのエツジを検出して１ビツ
   トの出力ビツトをセツトするチヤンネル対応のｎ
   個のエツジ検出器と、 このエツジ検出器のいずれかの出力ビツトがセ
   ツトされると、ｎ個のエツジ検出器の出力ビツト
   からなるｎビツトデータをチヤンネル情報として
   FIFOメモリに格納すると共に、その時の前記カ
   ウンタの値を他のFIFOメモリに格納する手段と、 前記各FIFOメモリに格納されたチヤンネル情
   報とカウント値を読み出し、チヤンネル情報中の
   当該チヤンネルのビツトがセツトされていればそ
   の時のカウント値を読み出し、そのカウント値を
   基に当該チヤンネルの入力パルスのパルス間隔を
   求め所望の時間関係を求める機能を有するプロセ
   ツサ を具備したことを特徴とする多チヤンネルパルス
   入力時間計測回路。