JPH0530224B2

JPH0530224B2 -

Info

Publication number: JPH0530224B2
Application number: JP59055938A
Authority: JP
Inventors: Wai Andaason Ratsuseru
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1983-03-23
Filing date: 1984-03-23
Publication date: 1993-05-07
Also published as: EP0120452A3; JPS59188574A; EP0120452A2; EP0120452B1; DE3482715D1; US4578666A

Description

【発明の詳細な説明】

〔発明の技術分野〕本発明は、非同期なタイムベースにより取込ん
だ第１及び第２データ信号を比較する方法に関す
る。〔発明の背景〕非同期で取込んだ複数のデータ信号の内容を比
較して等価であるかどうかを判断できることは、
重要である。例えば、ロジツク・アナライザにお
いては、標準装置からの第１データ信号を取込ん
でそれを基準メモリに記憶し、次に、異なる信号
源（被試験装置）からの第２データ信号を取込ん
でそれを取込みメモリに記憶する。そして、第２
データ信号を発生した装置の動作をチエツクする
ために、取込みメモリに記憶したデータ信号を基
準メモリ内のデータ信号と比較する。これらのデ
ータ信号を取込む際に、ロジツク・アナライザの
トリガ回路が入力データ信号又は他のモニタ信号
を基準データ・パターンと比較し、入力データ又
はモニタ信号内に基準データ・パターンが発生す
ると、このトリガ回路は、トリガ・パルスを発生
して入力データ信号の新たな記憶を停止する。こ
うして前に記憶したデータ信号との比較が行なえ
る。ロジツク・データを非同期で取込んだ場合、２
つのデータ信号が同じであつたとしても、サンプ
リング・クロツクのスキユー（位相のずれ）、遅
延時間やタイミングの僅かなずれ等により、取込
んだデータ信号は違つてくる。たとえば、サンプ
リング・ロジツク周波数をデータ速度より高くし
ても、サンプリング・クロツクに関連したデータ
位置の変動により、上述の問題は解決できない。
これらの状態の一例を第１図に示す。この図にお
いて、データ信号Ａは単一のロジツク信号列であ
り、パルスＢ及びＣは非同期のサンプリング・ク
ロツクである。これらのクロツクＢ及びＣは、同
じ周波数であるがロジツク信号Ａに同期していな
いので、それらの位相は互いに違つている。デー
タ信号Ｄ及びＥは、それぞれクロツク信号Ｂ及び
Ｃによりサンプルされたデータである。データ信
号Ｄは、次のようにして得られる。すなわち、ク
ロツク信号Ｂが時点t₂で発生したとき、ロジツク
信号Ａは「低」レベルであるから、ロジツク・ア
ナライザはデータを「０」として記憶する。時点
t₂〜t₃間では、ロジツク信号Ａに２つ以上の遷移
が生じているので、時点t₃における取込みデータ
信号は、グリツチＧすなわちサンプリング・クロ
ツク周期よりも幅の狭いパルスとなる。時点t₃〜
t₄間ではロジツク信号Ａに１つの遷移が生じ、時
点t₄における信号Ａのロジツク・レベルは「高」
であるから、取込みデータは「１」である。同様
な動作を繰返し、時点t₂からt₈までにデータ信号
Ｄとしてデータ「0G1GOG1001」が得られる。
同様に、時点t₁からt₇までに取込んだデータ信号
Ｅは、「01G01G0101」となる。データ信号Ｄは
データ信号Ｅと異なつているが、ロジツク信号Ａ
はクロツク信号Ｂ及びＣに対し共通であることに
注意されたい。また、時点t₅〜t₈間においては、
サンプリング周波数が信号Ａの周波数よりも高く
なつている点にも注意されたい。しかし、時点t₆
からt₈までに取込んだデータ信号Ｄは「1001」で
あるが、時点t₅からt₇までに取込んだデータ信号
Ｅは「0101」である。このような誤差を一般に
「エイリアジング・エラー」という。従来技術で
は、かような非同期タイムベースによるエイリア
ジング・エラーに基づく比較の誤差を容易に解決
することができなかつた。〔発明の目的〕したがつて、本発明の目的の１つは、非同期タ
イムベースで取込んだ第１及び第２データ信号を
正確に比較する方法を提供するにある。本発明の他の目的は、非同期タイムべースで取
込んだデータ信号を後で比較する際に生じるエイ
リアジング・エラーの問題を解決した比較方法の
提供にある。〔発明の概要〕本発明によれば、たとえ２つのロジツク・デー
タ信号がエイリアジング・エラーを含んでいて
も、これら２つのデータ信号を正確に比較するこ
とができる。入力データ信号をサンプリング回路
及びグリツチ検出器に供給すると、サンプリング
回路はサンプリング・クロツクに応じてこの入力
データをサンプリングし、グリツチ検出器は直前
のクロツクから２つ以上の遷移が発生したかどう
かを判断する。２つ以上の遷移が発生すれば、こ
の状態は次のサンプリング・クロツクによりグリ
ツチとして記憶される。サンプリング回路により
サンプリングされた次のサンプリング・クロツク
時の実際の値は無視し、これをグリツチ・サンプ
ルとする。このようにして取込んだ第１及び第２
データ信号を第１及び第２メモリにそれぞれ記憶
する。次に、第１及び第２メモリから１度に３ビ
ツト以上の所定ビツト、例えば３ビツトずつデー
タを読出して両データを比較し、これらのデータ
信号が等価であるかどうか、また、第１データ信
号値を左又は右にシフトすれば第１データ信号値
が第２データ信号値に等価となるかどうかを判断
する。第１及び第２データ信号が等価であるために
は、両データ信号のすべての値に対する比較結果
がＭ（一致、厳密には等価）であるか、Ｍ及びＲ
（右にシフト）であるか、Ｍ及びＬ（左にシフト）
でなければならない。すなわち、任意の３ビツト
の比較結果がデータ信号を右にシフトしたことを
示す場合は、すべての他の比較結果もデータが等
価か又は右にシフトしたことを示さなければなら
ない。また、任意の比較結果が左シフトを示す場
合は、すべての他の比較結果も左シフトか又は等
価であることを示さなければならない。右シフト
及び左シフトの混在は、第１及び第２データ信号
が等価であるとするには不充分であつて、第１及
び第２データ信号が等価でないことを示す。〔発明の実施例〕以下、添付図を参照して本発明を具体的に説明
する。第２図は本発明を用いたロジツク・アナラ
イザのブロツク図である。プローブ１０は、４つ
のチツプを具えていて被試験装置からのロジツ
ク・データを受け、その出力データをサンプリン
グ回路であるラツチ回路１２、グリツチ検出器１
４及びトリガ回路１６に供給する。ラツチ回路１
２は、クロツク発生器１８からのクロツク信号に
応じて入力データをサンプリングし、サンプルし
たデータをデータ・メモリ２０に供給する。ラツ
チ回路１２は、Ｄフリツプ・フロツプであつて、
Ｄ入力端子にデータ信号を受けクロツク端子にク
ロツク信号を受ける。グリツチ検出器１４は、ク
ロツク発生器１８からのクロツク信号を受け、直
前のクロツクから現在までに２つ以上の遷移が発
生したかどうかを判断する。２つ以上の遷移が発
生した場合、グリツチ検出器１４はグリツチ・メ
モリ２２にグリツチ情報を記憶させる。グリツチ
検出器１４はフリツプ・フロツプ及びゲート等の
ロジツク回路で構成してもよく、適当なグリツチ
検出器の詳細は、本件出願人に譲渡された米国特
許第4353032号（特開昭57−25720に対応）に開示
されている。トリガ回路１６は、入力データから所定ワード
を検出するワード・リコグナイザ及びデジタル遅
延用のカウンタを具えた従来のトリガ回路であ
る。メモリ２０及び２２は、高速ランダム・アク
セス・メモリ（RAM）であり、記憶されたデー
タをメイン・バス２４に供給する。このバス２４
は、適当なデータ線、アドレス線及び制御線から
構成されている。メモリ２０及び２２の書込み・
読出し（Ｗ／Ｒ）モードは、バス２４を介して送
られる命令に応じて制御される。バス２４からの
コード化された命令は、クロツク発生器１８の発
振周波数及び回路１６のトリガ条件を制御する。
トリガ回路１６は、バス２４を介してトリガ信号
を発送する。バス２４は、表示器（測定結果、操
作設定条件等を表示する。）２６、中央処理装置
（CPU）２８、基準メモリ（第１メモリ）３０、
取込みメモリ（第２メモリ）３２、キーボード
（操作者が入力及び制御装置として用いる。）３４
にも接続される。CPU２８は、8080型又はＺ−
80A型の如きマイクロプロセツサと、このマイク
ロプロセツサ用の処理順序（マイクロプログラ
ム）を記憶したリード・オンリ・メモリ
（ROM）と、一時メモリとを具えている。CPU
２８は、本発明による比較動作のほかにロジツ
ク・アナライザ全体の動作を制御する。入力データ信号を取込むときは、データメモリ
２０及びグリツチ・メモリ２２は書込みモードで
あり、これらのメモリは、連続した記憶位置にラ
ツチ回路１２又はグリツチ検出器１４からの出力
データ信号を記憶する。トリガ回路１６がトリ
ガ・パルスを発生すると、メモリ２０及び２２は
読出しモードに切替わる。データ・メモリ２０の
各アドレスは、グリツチ・メモリ２２の各アドレ
スに対応している。CPU２８はメモリ２０及び
２２の内容を基準メモリ３０に移送するが、グリ
ツチ・メモリ２２の記憶位置にグリツチが記憶さ
れていれば、グリツチ・メモリ２２の内容をデー
タ・メモリ２０の内容の代わりに基準メモリ３０
に移送する。すなわち、グリツチ・メモリ２２の
任意のアドレスがグリツチの発生を示していれ
ば、データ・メモリ２０の対応アドレスのデータ
を無視してグリツチ・データＧを基準メモリ３０
に記憶させることになる。一方、グリツチ・メモ
リ２２がグリツチの発生を示していなければ、デ
ータ・メモリ２０の実際の値（「０」又は「１」）
を基準メモリ３０に記憶させる。ラツチ回路１２及びグリツチ検出器１４が第１
図に示すデータ信号Ａ及びクロツク信号Ｂを受け
ると仮定すれば、基準メモリ３０は第１図のデー
タ信号Ｄである「0G1G0G1001」を記憶する。こ
のデータが第１データ信号である。上述の動作と同様にして、ロジツク・アナライ
ザは、次の入力データを取込みCPU２８の制御
によりデータ・メモリ２０及びグリツチ・メモリ
２２の内容を取込みメモリ３２に移送する。この
とき、グリツチ指示を優先した上述と同じ処理を
行なう。入力データ及びクロツク信号の関係を第
１図のデータ信号Ａ及びクロツク信号Ｃの関係と
同じであると仮定すれば、取込みメモリ３２は、
第２データ信号としてデータ信号Ｅ
「01G01G0101」を記憶する。２つのメモリ３０及び３２がそれぞれのデータ
を記憶した後、本発明によるデータ比較動作を行
なう。第３図を参照してこの比較動作を説明す
る。CPU２８は、以下に説明する動作を制御す
る第１ステツプ50において、CPU２８は各メモ
リから３ビツトずつ取出す。すなわち、メモリ３
０及び３２から第１ビツト、第２ビツト及び第３
ビツトを取出す。次に、ステツプ52において、各
メモリからのそれぞれのビツトを比較し、メモリ
３０からの第１データはメモリ３２からの第２デ
ータに対し左にシフトされたものか、等価である
か、又は右にシフトされたものかを決定する。そ
して、これら比較結果をCPU２８の一時メモリ
に記憶する。第１及び第２データ信号が等価の可
能性がある比較結果には、次の３種類がある。す
なわちＭ（等価）、Ｒ（右にシフト）及びＬ（左にシ
フト）である。ここで、Ｍは２つのデータ・サン
プルが等しい（正確には等価である）ことを意味
する。また、Ｒ及びＬは、第１データを第２デー
タと等価にするには、第１データをそれぞれ右又
は左にシフトしなければならないことを意味す
る。この比較は、第４図に示す表により行なう。
第４図において、縦行及び横行はそれぞれ第１デ
ータ及び第２データ信号を示す。比較結果「・」
は、第１及び第２データ信号の組合せが互いに等
価となる可能性のないこと（便宜上「不等価」と
いう。）を示す。例えば、第１データ信号が
「100」で第２データ信号が「011」「01G」、
「0G1」、「0GG」、「111」、「11G」、「1G0」、
「1G1」、「1GG」、「G11」、「G1G」、「GG1」又は
「GGG」の場合は、第１及び第２データ信号が等
価となる可能性はない。第４図の表に示す関係
は、比較される可能性のある各データ信号の組合
せについて検討の結果得られたものであり、この
関係をCPU２８のROMに記憶させておく。ステ
ツプ54において、CPU２８は、メモリ３０及び
３２のすべてのビツトを比較したかどうかを判断
する。この判断結果がノーならば、再びステツプ
50に戻す。２度目のステツプ50において、CPU
２８は、メモリ３０及び３２から次の３ビツトす
なわちメモリ３０及び３２の第２、第３及び第４
ビツトを取出す。同様に、３回目のステツプ50で
は、CPU２８は第１及び第２データ信号から第
３、第４及び第５ビツトを取出す。したがつて、
メモリ３０及び３２の第１及び第２データ信号か
ら取出される３ビツトは、直前に取出された３ビ
ツトの組合せの第１ビツトの次のビツト位置から
始まる３ビツトである。つまり、直前に比較され
た３ビツトの組合せの第２ビツトが次に比較され
るとき第１ビツトになる。ステツプ56において、CPU２８は、ステツプ
52での毎回の比較結果のすべてがＭであるか、Ｒ
及びＭの組合せであるか、又はＬ及びＭの組合せ
であるかを判断する。取込んだ第１及び第２デー
タ信号がエイリアジングを含んでいても、実際の
第１データ信号が実際の第２データ信号と等価で
ある場合、すべての比較結果はＭ又はＲである
か、Ｍ又はＲである。任意の比較結果がデータを
右にシフトしたことを示す場合、第１及び第２デ
ータ信号が等価であれば他のすべての比較結果も
データ等価又は右シフトを示す筈である。同様
に、比較するデータを等価とみなしうるために
は、任意の比較結果が左シフトを示す場合、他の
すべての比較結果も左シフト又は等価でなければ
ならない。上述の関係は、次の事実からも理解で
きるであろう。第１データ信号の一部を右（又は
左）にシフトして第２データ信号の対応する部分
と等価になる場合、第１データ信号の他の部分を
反対方向すなわち左（又は右）にシフトして第２
データ信号の対応する他の部分と等価となるとい
う可能性はない。ステツプ56の判断結果がイエス
の場合、ステツプ58において操作者に２つのデー
タ信号が等価なことを知らせる。一方、ステツプ
56の判断結果がノーの場合、これら２つのデータ
信号が不等価であることも知らせる。比較結果に
Ｒ及びＬの両方が得られた場合及び「・」が得ら
れた場合には、ステツプ60が実行される。ステツ
プ58又は60の結果は、表示器２６に表示する。第１図及び第４図を参照して本発明を更に説明
する。上述の如く、基準メモリ３０はデータ
「0G1G 0G1001」を記憶し、取込みメモリ３２は
データ「01G0 1G0101」を記憶していると仮定
する。まず、CPU２８は、これらのメモリから
最初の３ビツトすなわちメモリ３０から「0G1」
を、またメモリ３２から「01G」をそれぞれ取出
す。第４図により、第１データ信号の「0G1」及
び第２データ信号の「01G」の組合せはＲである
ことが分かる。このＲをCPU２８の一時メモリ
に記憶する。初めの３ビツトを１ビツトだけシフ
トした次の３ビツトは、第１データが「G1G」
であり、第２データが「1G0」であるので、比較
結果はＭである。第１及び第２データ信号の第３
の３ビツトはそれぞれ「1G0」及び「G01」であ
るので、比較結果としてＭが得られる。CPU２
８は、最後の３ビツトを取出すまでこれらの動作
を下記のように繰返す。

〔発明の効果〕

上述の如く、たとえ取込んだ第１及び第２デー
タ信号にエイリアジング・エラーが含まれていて
も、本発明によれば、これらデータ信号が等価で
あるか否かを正確に確認することができる。した
がつて、本発明は、ロジツク・アナライザ等の比
較モードにおいて非常に大きな効果を発揮するも
のである。

【図面の簡単な説明】

第１図は本発明を説明するためのタイム・チヤ
ート、第２図は本発明を適用したロジツク・アナ
ライザのブロツク図、第３図は本発明の好適な実
施例を説明するための流れ図、第４図は２つのデ
ータ信号間の比較結果の例を示す表である。

Claims

【特許請求の範囲】１第１及び第２データ信号からそれぞれ所定数
（３以上）のビツトを取出す第１の過程と、これら取出した第１及び第２データ信号のビツ
トを比較することにより、上記取出した第１及び
第２データ信号のビツトがそのまま互いに等価の
第１相互関係にあるか、上記取出した第１データ
信号のビツトを上記取出した第２データ信号のビ
ツトに対して左方向にシフトしたものと上記取出
した第２データ信号のビツトとが互いに等価の第
２相互関係にあるか、上記取出した第１データ信
号のビツトを上記取出した第２データ信号のビツ
トに対して右方向にシフトしたものと上記取出し
た第２データ信号のビツトとが互いに等価の第３
相互関係にあるか、又はそれ以外であるかを決め
る第２の過程と、上記取出すビツトを順次１ビツトずつシフトし
て上記第１及び第２の過程を繰り返す第３の過程
と、この第３の過程を経て得られた一連の上記相互
関係が、上記第１相互関係のみの場合、上記第１
もしくは第２相互関係のみの場合、又は上記第１
もしくは第３相互関係のみの場合に、上記第１及
び第２データ信号が等価であると判断する第４の
過程とを有することを特徴とするデータ信号の比
較方法。