JPH08279839A - 誤り検出器 - Google Patents
誤り検出器Info
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- JPH08279839A JPH08279839A JP7102956A JP10295695A JPH08279839A JP H08279839 A JPH08279839 A JP H08279839A JP 7102956 A JP7102956 A JP 7102956A JP 10295695 A JP10295695 A JP 10295695A JP H08279839 A JPH08279839 A JP H08279839A
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Abstract
(57)【要約】
【目的】 本発明は、誤りの発生が基準パターン発生器
６２のどの位置で発生しているかという基準パターン発
生器６２の基準パターン発生位置情報を記録しておき、
後で誤りの発生したパターン位置を的確に特定できるよ
うにしてよりビット誤りの発生原因解析を容易にする。 【構成】 照合器６５からの誤り検出信号６５ａを検出
したときに、このときの基準パターン発生器６２の基準
パターン発生位置情報を記録メモリ２０手段に格納する
パターン位置記録部１０手段を設ける。
６２のどの位置で発生しているかという基準パターン発
生器６２の基準パターン発生位置情報を記録しておき、
後で誤りの発生したパターン位置を的確に特定できるよ
うにしてよりビット誤りの発生原因解析を容易にする。 【構成】 照合器６５からの誤り検出信号６５ａを検出
したときに、このときの基準パターン発生器６２の基準
パターン発生位置情報を記録メモリ２０手段に格納する
パターン位置記録部１０手段を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、周期性を有するビッ
ト誤り検出装置において、ビット誤りを発生したパター
ンの位置を特定記録するビット誤り検出装置に関する。
ト誤り検出装置において、ビット誤りを発生したパター
ンの位置を特定記録するビット誤り検出装置に関する。
【０００２】
【従来の技術】図６は、ビット誤り測定器が使用される
試験形態の一例である。被試験器７４のビット誤り率を
測定する場合、パターン発生器７１から試験パターン７
２とクロック７３を被試験器７４に印加し、被試験器７
４からの出力である被測定信号６１とクロック６０を本
ビット誤り測定器７５に入力して測定する。この場合、
試験パターン７２とビット誤り測定器７５内の基準パタ
ーン発生器とは同一のパターンデータ内容にして測定す
る必要がある。そして、試験速度が超高速、例えば１０
ＧＨｚで行なわれる為、被試験器７４の動作不安定なタ
イミング条件時に正常でないシリアル・パターン信号が
出力される確率が多くなったりする変化がでてくる。こ
のビット誤り率の原因となったパターン条件を解析する
ものである。
試験形態の一例である。被試験器７４のビット誤り率を
測定する場合、パターン発生器７１から試験パターン７
２とクロック７３を被試験器７４に印加し、被試験器７
４からの出力である被測定信号６１とクロック６０を本
ビット誤り測定器７５に入力して測定する。この場合、
試験パターン７２とビット誤り測定器７５内の基準パタ
ーン発生器とは同一のパターンデータ内容にして測定す
る必要がある。そして、試験速度が超高速、例えば１０
ＧＨｚで行なわれる為、被試験器７４の動作不安定なタ
イミング条件時に正常でないシリアル・パターン信号が
出力される確率が多くなったりする変化がでてくる。こ
のビット誤り率の原因となったパターン条件を解析する
ものである。
【０００３】（シリアル処理時の説明）図７（ａ）に従
来のビット誤り測定器のブロック図を示して、エラー測
定の手順を説明する。ビット誤り測定器の構成は、基準
パターン発生器６２と、照合器６５と、エラーカウンタ
７０と、パターン同期部６６とで構成している。このパ
ターン同期部６６は、被測定信号６１と基準パターン発
生器６２とのパターンの同期をとる為に設けていて、同
期検出カウンタ６６ａと、しきい値レジスタ６６ｂと、
比較器６６ｃとで構成している。
来のビット誤り測定器のブロック図を示して、エラー測
定の手順を説明する。ビット誤り測定器の構成は、基準
パターン発生器６２と、照合器６５と、エラーカウンタ
７０と、パターン同期部６６とで構成している。このパ
ターン同期部６６は、被測定信号６１と基準パターン発
生器６２とのパターンの同期をとる為に設けていて、同
期検出カウンタ６６ａと、しきい値レジスタ６６ｂと、
比較器６６ｃとで構成している。
【０００４】ここで言うパターンの同期とは、エラーの
ある未知の被測定信号６１にビット誤りがある程度存在
していても同期とみなす意味である。即ち、しきい値レ
ジスタ６６ｂを設けて、ある程度以下の誤り率になれば
同期とみなすものである。この同期検出カウンタ６６ａ
は、一定時間毎のビット誤りの個数をカウントするカウ
ンタである。そして一定時間終了時に、このカウンタ値
としきい値レジスタ６６ｂとを比較器６６ｃで比較し、
所定以下のビット誤り個数を検出したらクロック・マス
ク信号６７のパルス出力を止める。
ある未知の被測定信号６１にビット誤りがある程度存在
していても同期とみなす意味である。即ち、しきい値レ
ジスタ６６ｂを設けて、ある程度以下の誤り率になれば
同期とみなすものである。この同期検出カウンタ６６ａ
は、一定時間毎のビット誤りの個数をカウントするカウ
ンタである。そして一定時間終了時に、このカウンタ値
としきい値レジスタ６６ｂとを比較器６６ｃで比較し、
所定以下のビット誤り個数を検出したらクロック・マス
ク信号６７のパルス出力を止める。
【０００５】一方、基準パターン発生器６２は、このク
ロック・マスク信号６７のパルス信号を受けて、基準パ
ターン信号６２ａの出力位相を１ビット単位で遅らせて
次の位相のパターンを出力する。こうして、一致するま
で繰り返し続けられる。やがて、基準パターン信号６２
ａと一致すると、比較器６１ｃからのクロック・マスク
信号６７の発生が止まるので、以後のパターン出力は、
同期のかかった状態を維持して基準パターン信号６２ａ
が出力されることとなる。この結果、未知の被測定信号
６１と基準パターン発生器６２とのパターン同期が形成
される。
ロック・マスク信号６７のパルス信号を受けて、基準パ
ターン信号６２ａの出力位相を１ビット単位で遅らせて
次の位相のパターンを出力する。こうして、一致するま
で繰り返し続けられる。やがて、基準パターン信号６２
ａと一致すると、比較器６１ｃからのクロック・マスク
信号６７の発生が止まるので、以後のパターン出力は、
同期のかかった状態を維持して基準パターン信号６２ａ
が出力されることとなる。この結果、未知の被測定信号
６１と基準パターン発生器６２とのパターン同期が形成
される。
【０００６】次に、この同期状態で、本来の誤り測定を
開始する。エラーカウンタ７０は、被測定信号６１を１
ビット毎に照合し、結果のビット誤りを検出し、不一致
時にエラーカウンタ７０がカウント・アップする。そし
て、このエラーカウント値は、誤り率計算をする為に、
ＣＰＵから一定の時間毎に読み出されて、このエラー数
を表示出力等している。
開始する。エラーカウンタ７０は、被測定信号６１を１
ビット毎に照合し、結果のビット誤りを検出し、不一致
時にエラーカウンタ７０がカウント・アップする。そし
て、このエラーカウント値は、誤り率計算をする為に、
ＣＰＵから一定の時間毎に読み出されて、このエラー数
を表示出力等している。
【０００７】（パラレル処理時の説明）一方、図７
（ｂ）に示す従来のビット誤り測定器のパラレル処理時
のブロック図とする構成例もある。この場合は、超高速
の被測定信号６１を一度低速のパラレル信号にしてから
測定する。この場合の構成は、ＤＥＭＵＸ６４（Demult
iplexer）と、基準パターン発生器６２と、分周器６３
と、照合器６５と、エラーカウンタ７０と、パターン同
期部６６とで構成している。
（ｂ）に示す従来のビット誤り測定器のパラレル処理時
のブロック図とする構成例もある。この場合は、超高速
の被測定信号６１を一度低速のパラレル信号にしてから
測定する。この場合の構成は、ＤＥＭＵＸ６４（Demult
iplexer）と、基準パターン発生器６２と、分周器６３
と、照合器６５と、エラーカウンタ７０と、パターン同
期部６６とで構成している。
【０００８】パターン同期部６６は、前記説明と同様に
同期していないと判断した場合にクロックマスク信号を
出力する。分周器６３は、このクロックマスク信号を受
けて、分周クロック６３ａを１ビット分停止させる。こ
の分周クロック６３ａを受けるＤＥＭＵＸ６４では、分
周クロック６３ａが停止している期間中の被測定信号は
取り込まれない。また、基準パターン発生器において
も、分周クロック６３ａが停止中は、基準パターン６２
ａは保持される。これらにより、照合器６５における被
測定信号のＤＥＭＵＸ出力６４ａと基準パターン６２ａ
の位相が、分周クロック６３ａを停止した期間分（１ビ
ット分）変化する。この時のＤＥＭＵＸ出力６４ａと基
準パターン６２ａの関係を図８に示す。この処理を、繰
り返し行うことで同期が確立する。
同期していないと判断した場合にクロックマスク信号を
出力する。分周器６３は、このクロックマスク信号を受
けて、分周クロック６３ａを１ビット分停止させる。こ
の分周クロック６３ａを受けるＤＥＭＵＸ６４では、分
周クロック６３ａが停止している期間中の被測定信号は
取り込まれない。また、基準パターン発生器において
も、分周クロック６３ａが停止中は、基準パターン６２
ａは保持される。これらにより、照合器６５における被
測定信号のＤＥＭＵＸ出力６４ａと基準パターン６２ａ
の位相が、分周クロック６３ａを停止した期間分（１ビ
ット分）変化する。この時のＤＥＭＵＸ出力６４ａと基
準パターン６２ａの関係を図８に示す。この処理を、繰
り返し行うことで同期が確立する。
【０００９】次に、同期状態にした後に、誤り測定を開
始する。エラーカウンタ７０は、ここの例では１６ビッ
ト並列動作の為、各ビットに対応した１６系統のエラー
カウンタ７０がある。誤りが検出されると、そのビット
に対応するエラーカウンタ７０で計数する。そして、Ｃ
ＰＵで、これら１６系統のエラー数は読みだし、加算し
た後に表示出力等している。
始する。エラーカウンタ７０は、ここの例では１６ビッ
ト並列動作の為、各ビットに対応した１６系統のエラー
カウンタ７０がある。誤りが検出されると、そのビット
に対応するエラーカウンタ７０で計数する。そして、Ｃ
ＰＵで、これら１６系統のエラー数は読みだし、加算し
た後に表示出力等している。
【００１０】
【発明が解決しようとする課題】上記説明のように、エ
ラーカウンタ７０から得られる誤り情報のみでは、被測
定信号のエラー発生原因を解析調査・特定することが困
難である。その為、従来では、試験パターンの内容、即
ちパターン発生器７１と基準パターン発生器６２の内容
をいろいろと変更して測定を実施し、これによって、ビ
ット誤りの増減結果を求め、この結果から、ビット誤り
率の増減要因となるパターン条件、パターン・カテゴリ
を分類していた。このように、このエラーカウンタ７０
のみでは、誤りは求まるが、この誤りが発生している原
因となるパターン条件を分析・解析し特定することが困
難であり、実用上の不便であった。
ラーカウンタ７０から得られる誤り情報のみでは、被測
定信号のエラー発生原因を解析調査・特定することが困
難である。その為、従来では、試験パターンの内容、即
ちパターン発生器７１と基準パターン発生器６２の内容
をいろいろと変更して測定を実施し、これによって、ビ
ット誤りの増減結果を求め、この結果から、ビット誤り
率の増減要因となるパターン条件、パターン・カテゴリ
を分類していた。このように、このエラーカウンタ７０
のみでは、誤りは求まるが、この誤りが発生している原
因となるパターン条件を分析・解析し特定することが困
難であり、実用上の不便であった。
【００１１】そこで、本発明が解決しようとする課題
は、誤りの発生が基準パターン発生器６２のどの位置で
発生しているかという基準パターン発生器６２のアドレ
ス情報を記録しておき、後で誤りの発生したパターン位
置を的確に特定できるようにしてよりビット誤りの発生
原因解析を容易にすることを目的とする。
は、誤りの発生が基準パターン発生器６２のどの位置で
発生しているかという基準パターン発生器６２のアドレ
ス情報を記録しておき、後で誤りの発生したパターン位
置を的確に特定できるようにしてよりビット誤りの発生
原因解析を容易にすることを目的とする。
【００１２】
【課題を解決する為の手段】第１図は、本発明による第
１の解決手段を示している。上記課題を解決するため
に、本発明の構成では、照合器６５からの誤り検出信号
６５ａを検出したときに、このときの基準パターン発生
器６２の基準パターン発生位置情報を記録メモリ２０手
段に格納するパターン位置記録部１０手段を設ける構成
手段にする。これにより、基準パターン発生器６２と照
合器６５とパターン同期部６６とエラーカウンタ７０を
有して、被測定信号６１のビット誤りの発生した位置が
基準パターン発生器６２のどの位置で発生しているかの
パターン位置を的確に特定できる測定装置を実現する。
１の解決手段を示している。上記課題を解決するため
に、本発明の構成では、照合器６５からの誤り検出信号
６５ａを検出したときに、このときの基準パターン発生
器６２の基準パターン発生位置情報を記録メモリ２０手
段に格納するパターン位置記録部１０手段を設ける構成
手段にする。これにより、基準パターン発生器６２と照
合器６５とパターン同期部６６とエラーカウンタ７０を
有して、被測定信号６１のビット誤りの発生した位置が
基準パターン発生器６２のどの位置で発生しているかの
パターン位置を的確に特定できる測定装置を実現する。
【００１３】第４図は、本発明による第２の解決手段を
示している。上記課題を解決するために、本発明の構成
では、照合器６５からのＮビット誤り検出信号６５ｂの
何れかを検出したときに、このＮビット誤り検出信号６
５ｂと、このときの基準パターン発生器６２の基準パタ
ーン発生位置情報を記録メモリ２０手段に格納するパタ
ーン位置記録部３０手段を設ける構成手段にする。これ
により、被測定信号６１のビット誤りをＮビットパラレ
ル単位で測定する場合に被測定信号６１のビット誤りの
発生した位置が基準パターン発生器６２のどの位置で発
生しているかのパターン位置を的確に特定できる測定装
置を実現できる。
示している。上記課題を解決するために、本発明の構成
では、照合器６５からのＮビット誤り検出信号６５ｂの
何れかを検出したときに、このＮビット誤り検出信号６
５ｂと、このときの基準パターン発生器６２の基準パタ
ーン発生位置情報を記録メモリ２０手段に格納するパタ
ーン位置記録部３０手段を設ける構成手段にする。これ
により、被測定信号６１のビット誤りをＮビットパラレ
ル単位で測定する場合に被測定信号６１のビット誤りの
発生した位置が基準パターン発生器６２のどの位置で発
生しているかのパターン位置を的確に特定できる測定装
置を実現できる。
【００１４】基準パターン発生器６２としては、ワード
パターン発生器５１あるいはＰＲＢＳパターン発生器５
２あるいは、両発生器を有する基準パターン発生器６２
である。
パターン発生器５１あるいはＰＲＢＳパターン発生器５
２あるいは、両発生器を有する基準パターン発生器６２
である。
【００１５】
【作用】パターン位置記録部１０は、誤り検出信号６５
ａ、６５ｂを検出したときに、基準パターン発生器の基
準パターン発生位置情報を記録メモリ２０に格納する作
用がある。ここで基準パターン発生位置情報は、ワード
パターン発生器５１の場合は、ワードパターンを発生す
るアドレス値であり、ＰＲＢＳパターン発生器５２の場
合はＰＲＢＳパターン列のビットストリーム５２prbsを
Ｎビットパラレルに変換したものを基準パターン発生位
置情報とする。パターン位置記録部３０は、基準パター
ン発生位置情報と共に、Ｎビットパラレルの誤り検出信
号６５ｂをメモリの格納することでＮビットのなかで、
どの誤り位置かの情報を特定できる。
ａ、６５ｂを検出したときに、基準パターン発生器の基
準パターン発生位置情報を記録メモリ２０に格納する作
用がある。ここで基準パターン発生位置情報は、ワード
パターン発生器５１の場合は、ワードパターンを発生す
るアドレス値であり、ＰＲＢＳパターン発生器５２の場
合はＰＲＢＳパターン列のビットストリーム５２prbsを
Ｎビットパラレルに変換したものを基準パターン発生位
置情報とする。パターン位置記録部３０は、基準パター
ン発生位置情報と共に、Ｎビットパラレルの誤り検出信
号６５ｂをメモリの格納することでＮビットのなかで、
どの誤り位置かの情報を特定できる。
【００１６】
（シリアル処理時の説明）本発明の実施例は、１ビット
データを単位とした場合の例であり、ビットエラーの発
生した時の、基準パターン発生器のアドレス情報をメモ
リに格納する機能を追加した構成で実現している。装置
構成は、図１に示すように、従来の構成にパターン位置
記録部１０を追加した構成で成る。基準パターン発生器
には、パターン発生の形態に応じて内部に２種類の発生
器を有して、１つはメモリを使用したワードパターン発
生器５１であり、１つは疑似ランダムパターンを発生す
るＰＲＢＳパターン発生器５２である。
データを単位とした場合の例であり、ビットエラーの発
生した時の、基準パターン発生器のアドレス情報をメモ
リに格納する機能を追加した構成で実現している。装置
構成は、図１に示すように、従来の構成にパターン位置
記録部１０を追加した構成で成る。基準パターン発生器
には、パターン発生の形態に応じて内部に２種類の発生
器を有して、１つはメモリを使用したワードパターン発
生器５１であり、１つは疑似ランダムパターンを発生す
るＰＲＢＳパターン発生器５２である。
【００１７】図２（ａ）は、メモリを使用したワードパ
ターン発生器５１の場合のパターン位置記録部１０の内
部構成であって、ゲート１２と、アドレスカウンタ２２
と記録メモリ２０で成る。第１のワードパターン発生器
５１の場合は、アドレス情報は、ワードパターン発生器
５１のアドレス信号５１adrそのものである。このアド
レス信号５１adr（例えば１８ビット長）を記録メモリ
２０のデータ入力端に供給する。
ターン発生器５１の場合のパターン位置記録部１０の内
部構成であって、ゲート１２と、アドレスカウンタ２２
と記録メモリ２０で成る。第１のワードパターン発生器
５１の場合は、アドレス情報は、ワードパターン発生器
５１のアドレス信号５１adrそのものである。このアド
レス信号５１adr（例えば１８ビット長）を記録メモリ
２０のデータ入力端に供給する。
【００１８】照合器６５からのビット誤り信号６５ａを
受けて、ゲート１２でクロック６０によりパルス化した
パルス信号を記録メモリ２０の書き込み端に供給し、か
つアドレスカウンタ２２にカウントアップさせる。これ
によって、ビット誤りの発生毎に、その位置のワードパ
ターン発生器５１のアドレス情報を記録できる。
受けて、ゲート１２でクロック６０によりパルス化した
パルス信号を記録メモリ２０の書き込み端に供給し、か
つアドレスカウンタ２２にカウントアップさせる。これ
によって、ビット誤りの発生毎に、その位置のワードパ
ターン発生器５１のアドレス情報を記録できる。
【００１９】その後、ＣＰＵが記録メモリ２０の内容を
読み出して、ビット誤りが発生したアドレス値を各種表
示形態、例えば図３に示すような単位アドレス間隔毎の
エラー発生分布をヒストグラムで表示したりすることに
より、基準パターン発生器６２のどの位置でビット誤り
が発生しているかの解析が容易にできる。
読み出して、ビット誤りが発生したアドレス値を各種表
示形態、例えば図３に示すような単位アドレス間隔毎の
エラー発生分布をヒストグラムで表示したりすることに
より、基準パターン発生器６２のどの位置でビット誤り
が発生しているかの解析が容易にできる。
【００２０】図２（ｂ）は、ＰＲＢＳを使用した疑似ラ
ンダムパターン発生器５２の場合のパターン位置記録部
１０の内部構成であって、ゲート１２と、シフトレジス
タ１８と、アドレスカウンタ２２と記録メモリ２０で成
る。第２のＰＲＢＳパターン発生器５２の場合は、１ビ
ットのみでは基準パターンの発生位置情報が不足してい
るので、ＰＲＢＳパターン列のビットストリーム５２pr
bsを受けて、これをｎビットパラレルに変換したものを
アドレス情報とみなして記録メモリ２０のデータ入力端
に供給する。このときのアドレス情報の長さは、ＰＲＢ
Ｓの段数の長さが必要であり、例えば最大３１段ＰＲＢ
Ｓまで使用する場合ではｎ＝３１ビット長である。
ンダムパターン発生器５２の場合のパターン位置記録部
１０の内部構成であって、ゲート１２と、シフトレジス
タ１８と、アドレスカウンタ２２と記録メモリ２０で成
る。第２のＰＲＢＳパターン発生器５２の場合は、１ビ
ットのみでは基準パターンの発生位置情報が不足してい
るので、ＰＲＢＳパターン列のビットストリーム５２pr
bsを受けて、これをｎビットパラレルに変換したものを
アドレス情報とみなして記録メモリ２０のデータ入力端
に供給する。このときのアドレス情報の長さは、ＰＲＢ
Ｓの段数の長さが必要であり、例えば最大３１段ＰＲＢ
Ｓまで使用する場合ではｎ＝３１ビット長である。
【００２１】この為、シフトレジスタ１８は、ＰＲＢＳ
パターン列のビットストリーム５２prbsを受けて、３１
ビットパラレルに変換する。このパラレル情報を記録メ
モリ２０のデータ入力端に供給する。以後は、前記ワー
ドパターン発生器５１説明の場合と同様の動作である。
パターン列のビットストリーム５２prbsを受けて、３１
ビットパラレルに変換する。このパラレル情報を記録メ
モリ２０のデータ入力端に供給する。以後は、前記ワー
ドパターン発生器５１説明の場合と同様の動作である。
【００２２】（パラレル処理時の説明）次に、図４にＮ
＝１６ビットパラレル処理時の構成図を示す。この場合
は、超高速の被測定信号６１を一度低速のパラレル信号
にしてから測定するもので、動作原理は上記と同様であ
る。この場合の構成は、前記シリアル処理時の構成に、
ＤＥＭＵＸ６４と、分周器６３が追加された構成で成
る。
＝１６ビットパラレル処理時の構成図を示す。この場合
は、超高速の被測定信号６１を一度低速のパラレル信号
にしてから測定するもので、動作原理は上記と同様であ
る。この場合の構成は、前記シリアル処理時の構成に、
ＤＥＭＵＸ６４と、分周器６３が追加された構成で成
る。
【００２３】第１のワードパターン発生器５１による場
合のパターン位置記録部３０は、図５（ａ）に示すよう
に、前記シリアル処理の説明の場合とほぼ同様である。
即ち、ＯＲゲート１５により１６ビットパラレルのビッ
ト誤り検出信号６５ｂの何れかのビットに誤りがあれ
ば、ゲート１２で書き込みパルスを発生させる。ここで
分周クロック６３ａはクロック６０を分周したクロック
である。そしてこのときの１６ビットパラレルのビット
誤り検出信号６５ｂをそのまま記録メモリ２０のデータ
入力端に供給し、ワードパターン発生器５１のアドレス
信号５１adrを記録メモリ２０のデータ入力端に供給し
て両データを記録メモリ２０で書き込み保存する。以後
の動作はシリアル動作の場合と同様である。
合のパターン位置記録部３０は、図５（ａ）に示すよう
に、前記シリアル処理の説明の場合とほぼ同様である。
即ち、ＯＲゲート１５により１６ビットパラレルのビッ
ト誤り検出信号６５ｂの何れかのビットに誤りがあれ
ば、ゲート１２で書き込みパルスを発生させる。ここで
分周クロック６３ａはクロック６０を分周したクロック
である。そしてこのときの１６ビットパラレルのビット
誤り検出信号６５ｂをそのまま記録メモリ２０のデータ
入力端に供給し、ワードパターン発生器５１のアドレス
信号５１adrを記録メモリ２０のデータ入力端に供給し
て両データを記録メモリ２０で書き込み保存する。以後
の動作はシリアル動作の場合と同様である。
【００２４】第２のＰＲＢＳパターン発生器５２の場合
のパターン位置記録部３０は、図５（ｂ）に示すよう
に、最大のＰＲＢＳアドレス長ｎ＝３１である為、ｎビ
ット長のＰＲＢＳアドレス１８adrを記録メモリ２０に
格納する必要がある。この為にシフトレジスタ１４を設
けている。以後の動作についてはシリアル動作の場合と
同様である。
のパターン位置記録部３０は、図５（ｂ）に示すよう
に、最大のＰＲＢＳアドレス長ｎ＝３１である為、ｎビ
ット長のＰＲＢＳアドレス１８adrを記録メモリ２０に
格納する必要がある。この為にシフトレジスタ１４を設
けている。以後の動作についてはシリアル動作の場合と
同様である。
【００２５】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。パ
ターン位置記録部１０は、誤り検出信号６５ａ、６５ｂ
を検出したときに、基準パターン発生器の基準パターン
発生位置情報を記録メモリ２０に格納する効果がある。
ここで基準パターン発生位置情報は、ワードパターン発
生器５１の場合は、ワードパターンを発生するアドレス
値であり、ＰＲＢＳパターン発生器５２の場合はＰＲＢ
Ｓパターン列のビットストリーム５２prbsをｎビットパ
ラレルに変換したものを基準パターン発生位置情報とす
る。
ているので、下記に記載されるような効果を奏する。パ
ターン位置記録部１０は、誤り検出信号６５ａ、６５ｂ
を検出したときに、基準パターン発生器の基準パターン
発生位置情報を記録メモリ２０に格納する効果がある。
ここで基準パターン発生位置情報は、ワードパターン発
生器５１の場合は、ワードパターンを発生するアドレス
値であり、ＰＲＢＳパターン発生器５２の場合はＰＲＢ
Ｓパターン列のビットストリーム５２prbsをｎビットパ
ラレルに変換したものを基準パターン発生位置情報とす
る。
【００２６】パターン位置記録部３０は、基準パターン
発生位置情報と共に、Ｎビットパラレルの誤り検出信号
６５ｂをメモリの格納することでＮビットのなかで、ど
の誤り位置かの情報を特定できる。これらによって、本
発明では、誤りの発生が基準パターン発生器６２のどの
位置で発生したかを特定できる効果が得られ、ビット誤
り発生の解析を一層容易にする効果がある。
発生位置情報と共に、Ｎビットパラレルの誤り検出信号
６５ｂをメモリの格納することでＮビットのなかで、ど
の誤り位置かの情報を特定できる。これらによって、本
発明では、誤りの発生が基準パターン発生器６２のどの
位置で発生したかを特定できる効果が得られ、ビット誤
り発生の解析を一層容易にする効果がある。
【図１】本発明のシリアル処理時のビット誤り測定器の
構成図例である。
構成図例である。
【図２】（ａ）本発明の、シリアル処理時のワードパタ
ーン発生器の場合のパターン位置記録部１０の構成図で
ある。 （ｂ）本発明の、シリアル処理時のＰＲＢＳパターン発
生器の場合のパターン位置記録部１０の構成図である。
ーン発生器の場合のパターン位置記録部１０の構成図で
ある。 （ｂ）本発明の、シリアル処理時のＰＲＢＳパターン発
生器の場合のパターン位置記録部１０の構成図である。
【図３】本発明の、エラー発生分布をヒストグラムで表
示した例である。
示した例である。
【図４】本発明のパラレル処理時のビット誤り測定器の
構成図例である。
構成図例である。
【図５】（ａ）本発明の、パラレル処理時のワードパタ
ーン発生器の場合のパターン位置記録部１０の構成図で
ある。 （ｂ）本発明の、パラレル処理時のＰＲＢＳパターン発
生器の場合のパターン位置記録部１０の構成図である。
ーン発生器の場合のパターン位置記録部１０の構成図で
ある。 （ｂ）本発明の、パラレル処理時のＰＲＢＳパターン発
生器の場合のパターン位置記録部１０の構成図である。
【図６】ビット誤り測定器が使用される試験形態の一例
である。
である。
【図７】（ａ）従来のビット誤り測定器のブロック図例
である。 （ｂ）従来のビット誤り測定器のパラレル処理時のブロ
ック図例である。
である。 （ｂ）従来のビット誤り測定器のパラレル処理時のブロ
ック図例である。
【図８】ＤＥＭＵＸ出力６４ａと基準パターン６２ａと
の関係を説明する図である。
の関係を説明する図である。
Claims (3)
- 【請求項１】 基準パターン発生器（６２）と照合器
（６５）とパターン同期部６６とエラーカウンタ７０を
有して、被測定信号（６１）のビット誤りを測定する装
置において、 照合器（６５）からの誤り検出信号（６５ａ）を検出し
たときに、このときの基準パターン発生器（６２）のア
ドレス情報を記録メモリ手段に格納するパターン位置記
録部手段を設け、 以上を具備していることを特徴とした誤り検出器。 - 【請求項２】 基準パターン発生器（６２）と照合器
（６５）とパターン同期部６６とエラーカウンタ７０を
有して、被測定信号（６１）のビット誤りをＮビットパ
ラレル単位で測定する装置において、 照合器（６５）からのＮビット誤り検出信号（６５ｂ）
の何れかを検出したときに、このＮビット誤り検出信号
（６５ｂ）と、このときの基準パターン発生器（６２）
のアドレス情報を記録メモリ手段に格納するパターン位
置記録部手段を設け、 以上を具備していることを特徴とした誤り検出器。 - 【請求項３】 基準パターン発生器（６２）は、ワード
パターン発生器（５１）あるいはＰＲＢＳパターン発生
器（５２）あるいは、両発生器を有する基準パターン発
生器（６２）とする請求項１、２記載の誤り検出器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102956A JPH08279839A (ja) | 1995-04-04 | 1995-04-04 | 誤り検出器 |
| GB9924975A GB2340278B (en) | 1995-02-24 | 1996-02-22 | Bit error measurement system |
| US08/732,303 US5761216A (en) | 1995-02-24 | 1996-02-22 | Bit error measurement system |
| GB9622117A GB2302191B (en) | 1995-02-24 | 1996-02-22 | Bit error measurement system. |
| PCT/JP1996/000405 WO1996026451A1 (en) | 1995-02-24 | 1996-02-22 | Bit error measuring instrument |
| GB9924974A GB2340277B (en) | 1995-02-24 | 1996-02-22 | Bit error measurement system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102956A JPH08279839A (ja) | 1995-04-04 | 1995-04-04 | 誤り検出器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279839A true JPH08279839A (ja) | 1996-10-22 |
Family
ID=14341260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7102956A Withdrawn JPH08279839A (ja) | 1995-02-24 | 1995-04-04 | 誤り検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279839A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001106051A (ja) * | 1999-09-29 | 2001-04-17 | Robert Bosch Gmbh | 自動車ブレーキ装置における供給圧力の評価方法および装置 |
| JP2006295354A (ja) * | 2005-04-07 | 2006-10-26 | Hitachi Kokusai Electric Inc | 無線通信装置および無線通信装置の誤りビット数検出方法 |
| WO2007114206A1 (ja) * | 2006-03-31 | 2007-10-11 | Anritsu Corporation | 被試験信号解析装置 |
| JP2009071648A (ja) * | 2007-09-14 | 2009-04-02 | Sony Corp | 送信装置、送信方法、情報処理装置、情報処理方法、及び、プログラム |
-
1995
- 1995-04-04 JP JP7102956A patent/JPH08279839A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001106051A (ja) * | 1999-09-29 | 2001-04-17 | Robert Bosch Gmbh | 自動車ブレーキ装置における供給圧力の評価方法および装置 |
| JP2006295354A (ja) * | 2005-04-07 | 2006-10-26 | Hitachi Kokusai Electric Inc | 無線通信装置および無線通信装置の誤りビット数検出方法 |
| WO2007114206A1 (ja) * | 2006-03-31 | 2007-10-11 | Anritsu Corporation | 被試験信号解析装置 |
| US8074127B2 (en) | 2006-03-31 | 2011-12-06 | Anritsu Corporation | Signal analyzing apparatus |
| JP2009071648A (ja) * | 2007-09-14 | 2009-04-02 | Sony Corp | 送信装置、送信方法、情報処理装置、情報処理方法、及び、プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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