JPS6129671B2 - - Google Patents
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- Publication number
- JPS6129671B2 JPS6129671B2 JP712580A JP712580A JPS6129671B2 JP S6129671 B2 JPS6129671 B2 JP S6129671B2 JP 712580 A JP712580 A JP 712580A JP 712580 A JP712580 A JP 712580A JP S6129671 B2 JPS6129671 B2 JP S6129671B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- synchronization
- circuit
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 5
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/32—Circuits for displaying non-recurrent functions such as transients; Circuits for triggering; Circuits for synchronisation; Circuits for time-base expansion
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はクロツクとクロツクとの間に生じた事
象を測定する事象発生測定装置に関する。
象を測定する事象発生測定装置に関する。
この種の従来の測定装置は、第１図に示すよう
にレベル変換回路１、同期化回路２、メモリ３、
アドレスカウンタ４、パターン検出回路５、フリ
ツプ・フロツプ６および８、アンド回路７および
９、カウンタ１０、起動信号発生回路１１、基準
クロツク発生回路１２、分周回路１３およびクロ
ツク選択回路１４から構成されている。
にレベル変換回路１、同期化回路２、メモリ３、
アドレスカウンタ４、パターン検出回路５、フリ
ツプ・フロツプ６および８、アンド回路７および
９、カウンタ１０、起動信号発生回路１１、基準
クロツク発生回路１２、分周回路１３およびクロ
ツク選択回路１４から構成されている。
前記測定装置は次にように動作する。
まず、起動信号発生器１１からの信号で測定動
作が開始され、基準クロツク発生回路１２からの
基準クロツクを分周回路１３で分周した分周クロ
ツクにより同期化回路２において被測定データが
同期化される。この同期化されたデータはアドレ
スカウンタ４をアツプしつつメモリ３に順次書き
込まれる。
作が開始され、基準クロツク発生回路１２からの
基準クロツクを分周回路１３で分周した分周クロ
ツクにより同期化回路２において被測定データが
同期化される。この同期化されたデータはアドレ
スカウンタ４をアツプしつつメモリ３に順次書き
込まれる。
このあと、トリガの基準となるパターンが被測
定信号５１として供給されると、パターン検出回
路５が信号５２を発生し、フリツプフロツプ６を
ONにする。このあとで基準クロツクの数をカウ
ンタ１０で計数し、予めセツトしてあつた値にな
ると、終了パルスが発生される。この信号でフリ
ツプフロツプ８がリセツトされ、被測定信号の記
憶を終了し、測定を終了する。
定信号５１として供給されると、パターン検出回
路５が信号５２を発生し、フリツプフロツプ６を
ONにする。このあとで基準クロツクの数をカウ
ンタ１０で計数し、予めセツトしてあつた値にな
ると、終了パルスが発生される。この信号でフリ
ツプフロツプ８がリセツトされ、被測定信号の記
憶を終了し、測定を終了する。
次に、アドレスカウンタを順次変えていくこと
により今まで記憶されていた被測定データを順次
読み出すことができる。従つて、この種の測定装
置では、一度記憶動作を行なつているときは、ク
ロツクが変化しないので長時間測定する場合はサ
ンプルクロツクの周期は長くなつてしまい、クロ
ツクとクロツクとの間で起きた事象を記憶できな
いという欠点がある。
により今まで記憶されていた被測定データを順次
読み出すことができる。従つて、この種の測定装
置では、一度記憶動作を行なつているときは、ク
ロツクが変化しないので長時間測定する場合はサ
ンプルクロツクの周期は長くなつてしまい、クロ
ツクとクロツクとの間で起きた事象を記憶できな
いという欠点がある。
本発明の目的は第１クロツクの周期内で発生す
る事象をも記憶できるようにした事象発生測定装
置を提供することにある。
る事象をも記憶できるようにした事象発生測定装
置を提供することにある。
本発明の装置は、被測定信号を測定装置内の電
位レベルに変換するレベル変換手段と、 基準クロツクから第１のクロツクとこの第１の
クロツクの１／ｎ（ｎ＝整数）周期を有する第２
のクロツクとを発生するクロツク発生手段と、 前記レベル変換からのデータを前記第１のクロ
ツクに同時させる第１の同期化手段と、 この第１の同期化手段からのデータが所定のパ
ターンであることを検出するパターン検出手段
と、 このパターン検出手段におけるパターン検出後
に前記第１の同期化手段で同期をとられたデータ
の数を計数する計数手段と、 この計数手段の計数値が指定した値になつたこ
とを検出する検出手段と、 前記第１の同期化手段で同期されたデータを記
憶する第１の記憶手段と、 前記レベル変換手段からのデータを前記第２の
クロツクに同期させる第２の同期化手段と、 この第２の同期化手段により同期させた前記信
号を記憶する第２の記憶手段とを備えたことを特
徴とする。
位レベルに変換するレベル変換手段と、 基準クロツクから第１のクロツクとこの第１の
クロツクの１／ｎ（ｎ＝整数）周期を有する第２
のクロツクとを発生するクロツク発生手段と、 前記レベル変換からのデータを前記第１のクロ
ツクに同時させる第１の同期化手段と、 この第１の同期化手段からのデータが所定のパ
ターンであることを検出するパターン検出手段
と、 このパターン検出手段におけるパターン検出後
に前記第１の同期化手段で同期をとられたデータ
の数を計数する計数手段と、 この計数手段の計数値が指定した値になつたこ
とを検出する検出手段と、 前記第１の同期化手段で同期されたデータを記
憶する第１の記憶手段と、 前記レベル変換手段からのデータを前記第２の
クロツクに同期させる第２の同期化手段と、 この第２の同期化手段により同期させた前記信
号を記憶する第２の記憶手段とを備えたことを特
徴とする。
次に本発明について図面を参照しながら詳細に
説明する。
説明する。
第２図に示す本発明の一実施例は、レベル変換
回路１、第１同期化回路２、第１のメモリ３、ア
ドレスカウンタ４、パターン検出器１０５、フリ
ツプフロツプ１０６および１０８、アンド回路１
０７および１０９、カウンタ１１０、起動信号発
生回路１１、基準クロツク発生回路１１２、クロ
ツク分周回路１１３、クロツク選択回路１１４、
比較器１１５、第２同期化回路１１６、第２メモ
リ１１７、アドレスカウンタ１１８、フリツプフ
ロツプ１１９およびアンド回路１２０から構成さ
れている。
回路１、第１同期化回路２、第１のメモリ３、ア
ドレスカウンタ４、パターン検出器１０５、フリ
ツプフロツプ１０６および１０８、アンド回路１
０７および１０９、カウンタ１１０、起動信号発
生回路１１、基準クロツク発生回路１１２、クロ
ツク分周回路１１３、クロツク選択回路１１４、
比較器１１５、第２同期化回路１１６、第２メモ
リ１１７、アドレスカウンタ１１８、フリツプフ
ロツプ１１９およびアンド回路１２０から構成さ
れている。
次に本発明の動作を詳細に説明する。
起動信号発生器１１から起動信号が与えられる
と、フリツプフロツプ６はリセツトされパターン
待ちとなり、フリツプフロツプ８はセツトされ
る。入力データはレベル変換回路１で内部論理と
合致した電位（以下レベル）に変換される。この
あと、基準クロツク分周回路１３で分周され選択
回路１４で選択された第１クロツクCLK１によ
り同期化回路２で同期がとられる。第１クロツク
CLK１が“１”になると、アンド回路１０９の
出力は論理“１”になり第１メモリ３に第１同期
化回路２からのデータが書き込まれ、アドレスカ
ウンタ４がカウントアツプされる。この動作はフ
リツプフロツプ１０８が論理“１”の間は順次つ
づけられ、第１メモリ３に全部のデータが書き込
まれたあとは重ね書きがされる。入力データに外
部から指定したパターンと等しいデータが与えら
たことがパターン検出回路１０５で検出されたと
きは検出信号がフリツプフロツプ１０６をセツト
する。
と、フリツプフロツプ６はリセツトされパターン
待ちとなり、フリツプフロツプ８はセツトされ
る。入力データはレベル変換回路１で内部論理と
合致した電位（以下レベル）に変換される。この
あと、基準クロツク分周回路１３で分周され選択
回路１４で選択された第１クロツクCLK１によ
り同期化回路２で同期がとられる。第１クロツク
CLK１が“１”になると、アンド回路１０９の
出力は論理“１”になり第１メモリ３に第１同期
化回路２からのデータが書き込まれ、アドレスカ
ウンタ４がカウントアツプされる。この動作はフ
リツプフロツプ１０８が論理“１”の間は順次つ
づけられ、第１メモリ３に全部のデータが書き込
まれたあとは重ね書きがされる。入力データに外
部から指定したパターンと等しいデータが与えら
たことがパターン検出回路１０５で検出されたと
きは検出信号がフリツプフロツプ１０６をセツト
する。
第１クロツクCLK１が出るたびにアンド回路
１０７は論理“１”になりカウンタ１１０をカウ
ントダウンする。カウンタ１１０には予め初期値
がセツトされておりカウンタ１１０が“０”にな
ると、一方の出力である検出信号が発生し、フリ
ツプフロツプ１０６および１０８がリセツトされ
第１メモリへの書込みが中止される。
１０７は論理“１”になりカウンタ１１０をカウ
ントダウンする。カウンタ１１０には予め初期値
がセツトされておりカウンタ１１０が“０”にな
ると、一方の出力である検出信号が発生し、フリ
ツプフロツプ１０６および１０８がリセツトされ
第１メモリへの書込みが中止される。
一方、カウンタ１１０の出力は別の外部データ
と比較される。比較回路１１５から一致信号が出
力されるとフリツプフロツプ１１９がセツトされ
る。第２のクロツクCLK２が論理“１”のとき
アンド回路１２０は論理“１”になり、入力デー
タを第２のクロツクCLK２で同期化回路１１６
を介して同期化し第２メモリ１１７に書き込み、
第２アドレスカウンタをカウントアツプする。こ
のようにして第２メモリ１１７の全メモリエリア
に書き込まれたあとでアドレスカウンタ１１８か
らオーバーフロー信号が出力されてフリツプフロ
ツプ１１９がリセツトされ第２メモリ１１７への
書込み動作が中止される。第１メモリ３および第
２メモリ１１７に書き込まれたデータはアドレス
を指定して読み出され、表示装置（図示せず）に
送られ、データ解析が行なわれる。
と比較される。比較回路１１５から一致信号が出
力されるとフリツプフロツプ１１９がセツトされ
る。第２のクロツクCLK２が論理“１”のとき
アンド回路１２０は論理“１”になり、入力デー
タを第２のクロツクCLK２で同期化回路１１６
を介して同期化し第２メモリ１１７に書き込み、
第２アドレスカウンタをカウントアツプする。こ
のようにして第２メモリ１１７の全メモリエリア
に書き込まれたあとでアドレスカウンタ１１８か
らオーバーフロー信号が出力されてフリツプフロ
ツプ１１９がリセツトされ第２メモリ１１７への
書込み動作が中止される。第１メモリ３および第
２メモリ１１７に書き込まれたデータはアドレス
を指定して読み出され、表示装置（図示せず）に
送られ、データ解析が行なわれる。
第１クロツクCLK１および第２クロツクCLK
２はクロツク選択回路１１４により任意に選択さ
れ第１メモリには長時間の記憶がたくわえられ、
第２メモリにはパターンの後の細部のデータが記
憶されるかまたはこれらの逆の動作が行なえる。
２はクロツク選択回路１１４により任意に選択さ
れ第１メモリには長時間の記憶がたくわえられ、
第２メモリにはパターンの後の細部のデータが記
憶されるかまたはこれらの逆の動作が行なえる。
第３図はパターンを検出したあとの第１メモリ
３と第２メモリ１１７等の動作波形を示したもの
である。第１クロツクCLK１の周期が長い場
合、第１メモリ３にはその周期より短い周期の波
形はとらえられないが長時間の波形観測が可能と
なる。
３と第２メモリ１１７等の動作波形を示したもの
である。第１クロツクCLK１の周期が長い場
合、第１メモリ３にはその周期より短い周期の波
形はとらえられないが長時間の波形観測が可能と
なる。
また、トリガパターン検出後は、第２クロツク
CLK２により入力データをサンンプルし第２メ
モリに書き込むようにしているため、細部の波形
の観測により第２メモリ１１７の内容を検出する
ことができる。
CLK２により入力データをサンンプルし第２メ
モリに書き込むようにしているため、細部の波形
の観測により第２メモリ１１７の内容を検出する
ことができる。
本発明にはパターン以降カウンタが規定値にな
つた時から第２メモリに第２クロツクでデータを
書くことにより長時間の測定とともに第１クロツ
クで同期されない細部の波形も観測できるという
効果がある。
つた時から第２メモリに第２クロツクでデータを
書くことにより長時間の測定とともに第１クロツ
クで同期されない細部の波形も観測できるという
効果がある。
第１図は従来の測定装置の例を示す図、第２図
は本発明の一実施例を示す図および第３図は本発
明の動作を説明するための図である。 第１図から第３図において、１……レベル変換
回路、２……同期化回路、３……メモリ、４……
アドレスカウンタ、５……パターン検出回路、６
……フリツプフロツプ、７，９……アンド回路、
８……フリツプフロツプ、１０……カウンタ、１
１……起動信号発生回路、１２……基準クロツク
発生器、１３……分周回路、１４……クロツク選
択回路、２０……入力端子、１１０……カウン
タ、１１１……起動信号発生回路、１１４……ク
ロツク選択回路、１１５……比較回路、１１６…
…第２同期化回路、１１７……第２メモリ、１１
８……第２アドレスカウンタ、１０６，１０８，
１１９……フリツプフロツプ、１２０……アンド
回路。
は本発明の一実施例を示す図および第３図は本発
明の動作を説明するための図である。 第１図から第３図において、１……レベル変換
回路、２……同期化回路、３……メモリ、４……
アドレスカウンタ、５……パターン検出回路、６
……フリツプフロツプ、７，９……アンド回路、
８……フリツプフロツプ、１０……カウンタ、１
１……起動信号発生回路、１２……基準クロツク
発生器、１３……分周回路、１４……クロツク選
択回路、２０……入力端子、１１０……カウン
タ、１１１……起動信号発生回路、１１４……ク
ロツク選択回路、１１５……比較回路、１１６…
…第２同期化回路、１１７……第２メモリ、１１
８……第２アドレスカウンタ、１０６，１０８，
１１９……フリツプフロツプ、１２０……アンド
回路。
Claims (1)
- 【特許請求の範囲】 １ 被測定データを測定装置内の電位レベルに変
換するレベル変換手段と、 第１のクロツクとこの第１のクロツクの１／ｎ
（ｎ＝整数）の周期を有する第２のクロツクとを
発生するクロツク発生手段と、 前記レベル変換手段からのデータを前記第１の
クロツクに同期させる第１の同期化手段と、 この第１の同期化手段からのデータを前記第１
のクロツクに同期して順次記憶する第１の記憶手
段と、 前記レベル変換手段からのデータを前記第２の
クロツクに同期させる第２の同期化手段と、 前記第１の同期化手段からのデータが所定のパ
ターンであることを検出するパターン検出手段
と、 このパターン検出手段におけるパターン検出後
の前記第１のクロツクの数を計数する計数手段
と、 この計数手段の計数値が予め定めた終了値にな
つたときこの計数手段の計数動作を終了させると
ともに前記第１の記憶手段の記憶動作を終了させ
る制御手段と、 前記計数手段の計数値が予め指定した指定値に
なつたことを検出する指定値検出手段と、 この指定値検出手段における指定値検出後に前
記第２の同期化手段からのデータを前記第２のク
ロツクに同期して順次記憶する第２の記憶手段と
を備えたことを特徴とする事象発生測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP712580A JPS56104254A (en) | 1980-01-24 | 1980-01-24 | Event generation measuring apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP712580A JPS56104254A (en) | 1980-01-24 | 1980-01-24 | Event generation measuring apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56104254A JPS56104254A (en) | 1981-08-19 |
| JPS6129671B2 true JPS6129671B2 (ja) | 1986-07-08 |
Family
ID=11657349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP712580A Granted JPS56104254A (en) | 1980-01-24 | 1980-01-24 | Event generation measuring apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56104254A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6131438Y2 (ja) * | 1980-05-19 | 1986-09-12 | ||
| JPS58188466U (ja) * | 1982-06-09 | 1983-12-14 | セノ−株式会社 | 蝶番 |
| JPS62147364A (ja) * | 1985-12-20 | 1987-07-01 | Ando Electric Co Ltd | サンプリングクロツクの周期可変回路 |
-
1980
- 1980-01-24 JP JP712580A patent/JPS56104254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56104254A (en) | 1981-08-19 |
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