JPS61144577A - 波形メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ波形のサンプル点を記憶デジタルデ
ータに変換する装置、特に、正確にアナログ信号を再現
するのに必要な記憶サンプル数を最少にできる装置に関
する。

〔従来の技術〕

ストレージ型オシロスコープをはじめとする多くのアプ
リケーションにおいて、アナログ波形は、アナログデジ
タル変換器（ＡＤＣ）により一定時間間隔でサンプリン
グされ、アナログ波形の大きさを表わす一連のデジタル
信号に変換される。このデジタル信号はデジタルメモリ
に記憶される。その後、記憶サンプル点を適当な順序に
デジタルアナログ変換器（ＤＡＣ）に入力すると、ＤＡ
Ｃ出力は元の波形を再現する。

この波形再現の精度は主としてサンプリング周波数によ
って決まる。同じ再現精度を得るためには、高速は変化
する波形はゆつくシと変化する波形よシ高いサンプリン
グ周波数を要する。したがって、高速に変化する波形は
全サンプル点を記憶するならば大容量のメモリを必要と
する。サンプリングされた波形は、ある部分でゆつくシ
変化しくあるいは全く変化せず）他の部分で急激に変化
するという具合に不規則に変化することがある。

この典型例は“バースト”型の波形である。波形の高速
変化部分を正確に再現するためのサンプリング速度は、
波形の低速変化（または無変化）部分を正確に再現する
ために必要な速度よル速いので。

低速変化部分では正確な波形再現に必要な数以上に多く
のサンダル点を発生してしまう。これらの余分なデータ
点はメモリ容量を浪費することになる。

従来、この問題を解決するためにサンプリング速度を変
えるようにしている。即ち、高速変化するアナログ波形
には高速サンプリング速度を用い。

ゆっくり変化するアナログ波形には低速サンプリング速
度を用いる。例えば、特開昭５８−１７５９８号公報で
は、連続するサンプル点が順次比較され、その差が設定
量以上になったら、サンプリング速度を上昇させている
。次のサンプル点の記憶時に、データと共にフラグが記
憶される。フラグはそのデータのサンプリング周期が短
かったことを示すためのものである。任意の連続するサ
ンプルの差が設定値より小さければ、サンプリング速度
は遅くされる。このように、アナログ波形の低速変化部
分は第１の速度でサンプリングされ、高速変化部分は第
２のよ〕速い速度でサンプリングされる。

〔発明が解決しようとする問題点〕

精度の程度が同じであれば、不規則に変化するアナログ
波形を再現するに必要な記憶サンプル点の数は従来の一
定サンプリング速度の場合に比べ減少する。しかし、サ
ンプリング速度が２つに限定される場合、メそす容量の
低減には限りがある。

また、低い方のサンプリング速度での動作中は高周波の
信号バーストが見のがされ、不正確になる虞れがある。

したがって、サンプリングされたアナログ波形を正確に
表わすデジタル信号を記憶するに要するメモリ容量を低
減する手段があれば有益である。

本発明の目的は、アナログ信号をデジタルデータに変換
し、そのデータの一部をＲＡＭに記憶させる新規な波形
メモリ装置を提供することである。

本発明の他の目的は、サンプリング速度は一定であるが
、アナログ信号の変化速度に応じて記憶されるサンプル
データの比率（サングル取込み速度）が増減する波形メ
モリ装置を提供することである。

本発明の他の目的は、取込サイクル開始、トリガパルス
後に記憶されるデータ点の数、サンプリング周波数及び
記憶を行なうに要する最小差はすべて外部制御信号によ
って制御し得る波形メモリ装置を提供することである。

〔問題点を解決するための手段〕

本発明波形メモリ装置は例えば図面に示す如くアナログ
信号を周期的にサンプリングしてデジタル変換したサン
プルデータを記憶手段（２００）（３００）に記憶させ
る波形メモリ装置であって、この記憶前のサンダルデー
タをこの記憶手段（２００）　（３００）忙最後に記憶
され九サンプルデータと比較して。

両サンプルデータの差が予め設定した大きさを超すとき
のみ、この記憶手段（２００）　（３００）に記憶させ
るようＫしたものである。

また本発明第１の実施態様は更にこの記憶手段は、この
記憶されたデータ間の期間を表わすデータを記憶するメ
モリ（３００）を有するものである。

また本発明の第２の実施態様は更にサンプルデータをこ
の記憶手段（２００）　（３００）に記憶させた後、新
たなサンダルデータとこの記憶手段（２００）（３００
）に最後に記憶されたサンプルデータとの差が予め設定
した期間内に予め設定した大きさを超えない場合、この
期間後、強制的にサンプルデータの記憶を行なわせるよ
う圧したものである。

〔作用〕

本発明による波形メモリ装置は、アナログ波形を周期的
にサンプリングし、そのサンプル点を対応するデジタル
データに変換し、このデジタルデータを第１ランダムア
クセスメモリ（ＲＡＭ　）に記憶させる。しかしながら
、これら発生したすべてのサンプルデータ点がメモリに
記憶されるわけではない。即ち、最後に記憶されたデー
タ点から実質的に大きさの異なるデータ点のみが実際に
記憶される。したがって、サンプリング速度が一定なら
ば、発生したサンプリングデータに対するメモリに実際
に記憶されるサンプルデータの比率は、高速変化するア
ナログ波形の方が低速変化のアナログ信号よシ高い。

隣接する記憶データ点間の時間間隔は変わシ得るから、
波形を忠実に再現するに足る情報を維持するには隣接記
憶データ点の時間を測定して記憶する必要がある。その
ため、本発明では隣接記憶データ点間のサンプリング周
期を計数し、その計数値を第２　ＲＡＭに記憶させる。

その後、上記２つのメモリ内の大きさ及び時間情報を外
部回路で処理することによシ元の波形を正確に再現し得
る。

本発明による波形メモリ装置は、サンプルデータを記憶
する第１　ＲＡＭ　（サンプルメモリ）と、サンプリン
グ速度を制御するクロックパルス発生器と、アナログ波
形をサンプリングし、デジタルサンプルデータを発生す
るＡＤＣと、メモリ制御器とを有する。メモリ制御器は
、現在のデジタルサンプルを、サンプルメモリに最後に
記憶されたサンプルと比較するためのものである。現在
のサンプルデータの大きさが記憶された最後のサンプル
データと所定の最小量以上具なる場合、メモリ制御器は
その現在のサンプルデータをサンプルメモリに記憶させ
る５ＡＶＥ　（セーブ）・譬ルスを発生する。

メモリ制御器は、サンプルデータが記憶される度にサン
プルメモリのアｒレスをインクリメントする。アナログ
波形が高速に変化するとき、サンプル点は波形が低速に
変化するときょシ頻繁に記憶される。サンプル点記憶の
周波数はアナログ波形の変化速度に比例する。

本発明による波形メモリ装置は更に、隣接記憶サンプル
点間のサンプル周期数を数えるカランタと、その計数値
を記憶する第２　ＲＡＭ　（周期メモリ）を有する。周
期メモリは、メモリ制御器が５ＡＶＥ　、４ルスを発生
する度に、周期カウンタからの現在の計数値をメモリ制
御器に制御されるアドレス位置に記憶する。５ＡＶＥパ
ルスはまた周期カウンタをリセットする。更に、周期カ
ウンタは、その計数した周期数が所定値に達するとメモ
リ制御器に信号を送シ、５ＡＶＥパルスを発生させる。

これによって、非常に変化の緩慢なアナログ信号の場合
に、計数値が周期メモリのワード長容量を超えてしｉう
のを防止する。

本発明の波形メモリ回路はまた、データ取込サイクルの
開始およびトリガパルス後に記憶されるデータ点数の外
部制御を可能にする主制御器を有する。データ取込サイ
クルは、主制御器が外部回路から開始信号を受けたとき
開始される。即ち、主制御器は、開始信号を受けると、
メモリ制御器に信号を送り最初の５ＡＶＥパルスを発生
させると共に、以後の５ＡＶＥ　ａ４ルス発生を開始さ
せる。主制御器はその後、メモリ制御器から発生する５
ＡＶＥ　ノ４’ルスを計数する。５ＡＶＦＸパルスの数
が第１のリミットに達すると、主制御器は外部回路から
トリガフ４？ルスを受けるまでその計数値を保持する。

この第１の限定数は外部回路から受けるデータによって
決められる。主制御器は、トリガ、４ルスを受けると、
５ＡＶＥ　ＩＱルスの計数を再開させ、サンプルメモリ
及び周期メモリの最大容量に対応した第２のリミットに
達するまで計数させる。そこで、主制御器はメモリ制御
器をディスエーブルし、外部回路に信号を送シ、データ
取込サイクルの終了を知らせる。

本発明の好適実施例では、サンプリング速度を調整する
ために、外部から制御可能な分周回路によってクロック
出力がグリスケーリングされる。

〔実施例〕

以下、本発明の好適実施例について添付図面を参照しな
がら説明する。第１図は、本発明による波形メモリ回路
（ト）のブロック図である。回路αＱは、ＡＤＣ（１０
０）　、サンプルメモリ（２００）　、周期メモリ（３
００）、メモリ制御器（４００）　、周期カウンタ（５
００χ主制御器（６００）　、及び分周器（７００）を
有する。分周器（７００）は周波数Ｆの規則的なりロッ
クパルス列を受けて、周波数Ｆ／ＨのＣＬＫ　／４’ル
スを発生する。

Ｎは周波数データバス（８４０）上のデータによって決
められる整数である。ＣＬＫパルスはＡＤＣ（Ｚｏｏ）
、メモリ制御器（４００）、及び周期カウンタ（ＳＯＯ
）に与えられる。サンプリング記憶されるべきアナログ
入力波形はＡＤＣ（１００）に入力される。分周器（７
００）がＣＬＫノ讐ルスを出力する度に、ＡＤＣ（１０
０）はアナログ入力の大きさを表わすデジタル信号をサ
ンプルデータバス（ＳＯＯ）上に出力する。データバス
（ＳＯＯ）はサンプルデータをメモリ（２００）及びメ
モリ制御器（４００）に送る。サンプルメモリ（２００
）は、メモリ制御器（４００）から５ＡＶＥパルスを受
ける度にデータバス（ＳＯＯ）上のデータを記憶する。

と同時に、メモリ制御器（４００）は内部レジスタに同
じデータを記憶する。ＡＤＣ（１００）から出力された
パス（ＳＯＯ）上の現在のサングルデータが内部レジス
タに記憶された最後のサンプルデータと所定の最小量以
上具なるとき、メモリ制御器（４００）は５ＡＶＥパル
スを発生し、サングルメモリ（２００）にデータバス（
８００）上に現在あるデータを記憶させると共に、同じ
データを内部レジスタに記憶させる。

メモリ制御器（４００）が５ＡＶＥ　ノＪルスを発生す
るに必要な新旧サンプルデータの差の大きさは比較リミ
ットデータノ々ス（８３０）上のデジタルデータによっ
て決まる。

サンプルデータは、メモリ制御器（４００）によって制
御されるアドレスバス（８１０）上のメモリアドレスに
よって指定される記憶位置く記憶される。

メモリ制御器（４００）は、５ＡＶＥ　、譬ルスを発生
する度に、アドレスバス（８１０）上のアドレスをイン
クリメントしてサングルデータがサングルメモリ（２０
０）に順番に記憶されるよう圧する。周期カウンタ（Ｓ
ＯＯ）はＣＬＫノ母ルスを計数し、周期メモリ（３００
）につながる周期データバス（８２０）上に現在の計数
値を出力する。メモリ制御器（４００）が５ＡＶＥパル
スを発生する度に、周期メモリ（３００）はパス（８１
０）上のアドレスが指定する記憶位置に現在の計数値を
記憶する。５ＡＶＥパルスに応じて周期カウンタ（５０
０）は現在の周期計数値をＯＫリセットする。

このようにして、周期メモリ（３００）は各５ＡＶＥノ
ぐルス毎に、直前の５ＡＶＥパルス以後発生したＣＬＫ
　／＃ルス数を記憶する。

周期計数値が周期メモリ（３００）のワード長容量を超
えるのを防止するため、あるいは隣接記憶データ点間の
周期数を制限するため、周期カウンタ（５００）は、そ
の計数値がリミット（調整可）に達するとメモリ制御器
（４００）に対して負方向ＴＣＩ？ルスを出力する。こ
のリミットは周期リミットデータバス（８５０）上に外
部から入力されるデータによシ設定される。メモリ制御
器（４００）は、ＴＣ／４’ルスを受けると、５ＡＶＥ
−＃ルスを発生してデータ記憶を行なうと共に周期カウ
ンタ（５００）をリセットする。

このように、ＡＤＣ（１００）は、ＣＬＫパルスで決ま
る一定速度でアナログ信号をサンプリングし、パス（Ｓ
ＯＯ）上にデジタルデータを発生するが、これらのデジ
タルデータはすべてがサンプルメモリ（２００）に記憶
されるわけではない。現在のデータがサンゲルメモ！７
　（２００）に記憶されるためには、現在のデータは最
後に記憶されたデータ点と所定量（パス（８３０）上に
設定）以上具なる必要がある。

したがって、激しく変化するアナログ信号は、緩やかに
変化するアナログ信号よシ頻繁にデータ点が記憶される
。サングルの大きさデータがサンプルメモＩ）　（２０
０）に記憶される度に、サンプルのタイミングデータが
周期メモリ（３００）の対応するメモリアドレス位置に
記憶される。これＫよって、大きさ及びタイミングデー
タは、可変精度でアナログ波形を再現することができる
。精度は、パス（８４０）を介してサンブリング速度を
変えるか、パス（８３０）を介して誤差リミットを変え
ることによシ外部から制御し得る。

主制御器（６００）は、データ取込サイクルのその他の
外部制御を容易にするものである。データ取込サイクル
は外部回路からの負方向Ｒ８ＴＡＱ　ノ＃ルスによって
開始する。主制御器（６００）は、Ｒ８ＴＡＱ　、＃ル
スを受けるとメモリ制御器（４００）にＡＣＱ信号を出
力し、メモリ制御器（４００）に最初の５ＡＶＥ信号を
発生させると共に、上述の如く以後の５ＡＶＥ／４ルス
の発生をイネーブルする。また、主制御器（６００）に
より外部からのトリガ（ＴＲＩＧ）パルスを受けた後、
何個のデータ点が記憶されるかを外部制御できる。

ＴＲＩＧ　Ｉ母ルス後の５ＡＶＥパルス数はトリガ位置
データバス（８６０）に外部から入力されるデータによ
って制限される。５ＡＶＥ　パルスの計数値が設定され
たリミットに達すると、主制御器（６００）はＡＣＱ信
号をオフにすることによりメモリ制御器（４００）がそ
れ以後、５ＡＶＥ　ノ４’ルスを発生しないようにする
。同時に、主制御器（６００）は外部回路にＡＣＱＤＮ
　（取込終了）ノクルスを発生してデータ取込サイクル
の終了を知らせる。

第１図に各々ブロックで示したＡＤＣ（１００）　、サ
ンプルメモリ（２００）　、周期メモリ（３００）　、
周期カウンタ（５００）及び分周器（７００）は周知の
ものでよく、ここでは詳述しない。メモリ制御器（４０
０）及び主制御器（６００）については、説明のために
その好適実施例を夫々第２．第３図に示す。しかし、メ
モリ制御器（４００）及び主制御器（６００）は第２゜
第３図に示した以外にも種々の態様で実施し得る。

第２図を参照するに、メモリ制御器（４００）　ｒ／′
ｉ、レジスタ（４１０）、加算器（４２０）　（４３０
）、比較器（４４０）　（４５０）、アドレスカウンタ
（４５５）　、オア（ＯＲ）　ｆ−ト（４５６）　（４
５７）、ノア　（ＮＯＲ）　　ｆ−ト（４６０）、７　
ｙ　ト（ＡＮＤ）　ｃ−ト（４７０）及びＤフリラグフ
ロップ（ＦＦ）　（４８０）　（４９０）を有する。メ
モリ制御器（４００）が発生する負方向５ＡＶＥ　、＃
ルスは、ＯＲグー）　（４５６）の出力端に現れる。デ
ータ取込サイクルの合間は、ＦＦ（４９０）のＱ出力は
通常高であるから、ＯＲグー）　（４５６）の出力も通
常高である。ＦＦ（４９０）は、主制御器（６００）か
ら高ＡＣＱ信号を受けるまで、そのＱ出力を高に保持し
ている。データ取込サイクル中、主制御器（６００）か
らのＡＣＱ信号は高に保持され、ＦＦ（４９０）のＤ入
力及びで入力をイネーブルしてＦＦ（４９０）のセット
、リセット動作を可能にする。その後、ＦＦ（４９０）
のＱ出力は、そのＤ入力が低であればＣＬＫ　／４’ル
スの後縁で低に変化する。ＦＦ（４９０）のＤ入力が低
になるのはＡＮＤデー　ト（４７０）の３つの入力のう
ちの任意の１つが低になったときである。ＡＮＤグー）
　（４７０）の１人力はＦＦ（４８０）を介して主制御
器（６００）からのＡＣＱ信号によって制御される。Ｆ
Ｆ（４８０）のＤ入力は高に保持されているので、その
Ｑ出力はＡＣＱ信号が高になったとき低になる。ＡＮＤ
グー）　（４７０）の出力、ＦＦ（４９０）のＱ出力及
びＯＲグー）　（４５６）の出力はすべて低になる。サ
ンプルメモリ（２００）は、０Ｒｒ−）　（４５６）の
負方向５ＡＶＥパルス出力を受けると、アドレスバス（
８１０）上に現在あるアドレスで指定される位置に、サ
ンプルデータバス（ＳＯＯ）上に現在あるデータを記憶
する。レジスタ（４１０）は同じ５ＡＶＥ　、４ルスヲ
受ケて、サンプルデータバス（８００）上に現在あるデ
ータを記憶する。

ＦＦ（４９０）のＱ出力はＦＦ（４８０）の反転リセッ
ト入力端に入力される。ＦＦ（４８０）はリセットされ
、これによってＦＦ（４９０）のＤ入力は再び高になり
、５ＡＶＥ　パルスは終了する。アドレスカウンタ（４
５５）は、負方向５ＡＶＥパルスの後縁（立上り）でア
トレースパス（８１０）上のアドレスをインクリメント
する。

メモリ制御器（４００）は主制御器（６００）からＡＣ
Ｑ信号を受けると、上述の如く最初の５ＡＶＥパルスを
発生し、最初のデータ記憶を行なわせる。

ＡＮＤダート（４７０）への他の入力は、周期カウンタ
（ＳＯＯ）のＴＣ出力であり、周期カウンタ（ＳＯＯ）
が設定リミットに達したとき５ＡＶＥ　、々ルスを出力
させるものである。周期カウンタ（５００）からのＡＮ
Ｄグー）　（４７０）への負方向ＴＣノ々ルス入力は、
ＦＦ（４９０）の５ＡＶＥパルス出力を開始させる。　
５ＡＶＥパルスは周期カウンタ（ＳＯＯ）をリセットし
、　Ｔ（）４ルスを終了させる。これにより　ＦＦ（４
９０）はリセットされ５ＡＶＥパルスが終了する。この
ように、メモリ制御器（４００）は周期カウンタ（５０
０）からのＴＣパルスヲ受けたときにも５ＡＶＥ　ノ＃
ルスを発生する。

ＡＮＤグー）　（４７０）への第３の入力は、現在のＡ
ＤＣ出力と、レジスタ（４１０）に記憶された最後のＡ
ＤＣ出力との差の大きさによって高または低になる信号
である。サンプルメモリ（２００）と同様、レジスタ（
４１０）は、５ＡＶＥ　／４’　＃　スＯ前縁（立下１
ｆバス（８００）上のデータを記憶する。したがって、
レジスタ（４１０）はサンプルメモリ（２００）に記憶
された最後のデータを保持することになる。加算器（４
２０）は、レジスタ（４１０）　Ｋ記憶されたデータを
パス（８３０）上の比較リミットデータに加算し、その
結果をＳ出力端に出力する。加算器（４３０）は、ハス
（８００）上の現在のサンプルデータをパス（８３０）
上の比較リミットデータに加算し、その結果をそ゛のＳ
出力端に出力する。比較器（４４０）は、レジスタ（４
１０）内のデータを加算器（４３０）の出力と比較し、
最後の記憶データがパス（ＳＯＯ）上の現在のサンプル
データよりパス（８３０）上のリミットデータ分以上に
大きいとき、比較器出力（４４１）は高になる。比較器
（４５０）は、サンプルデータバス（ＳＯＯ）上のデー
タを加算器（４２０）の出力と比較する。パス（ＳＯＯ
）上の新データが最後の記憶データよシ、パス（８３０
）上の比較リミットデータ分以上に大きいとき、比較器
（４５０）の出力（４５１）は高になる。

比較器出力（４４１）及び（４５１）は、ＮＯＲゲート
（４６０）　Ｋ入力される。ＡＮＤ　ｆ　−）　（４７
０）に入力されるＮＯＲＯＲグー（４６０）の出力は、
そのいずれかの入力が高になったとき低になる。ＦＦ（
４９０）は、そのＤ入力が低であれば、次のＣＬＫ　７
１ルスの後縁でリセットされ、よってそのＱ出力を低に
しＯＲグー）　（４５６）を介して５ＡＶＥ　、４ルス
を開始する。メモリ制御器（４００）の５ＡＶＥノ４ル
スの前縁に従って、レジスタ（４１０）及びサンプルデ
ータメモリ（２００）は、サンプルデータバス（ＳＯＯ
）上の現在のデータを記憶する。この時点でレジスタ（
４１０）内のデータとサンプルデータバス（ＳＯＯ）上
の現在のデータとは同じであるから、比較器出力（４４
１）及び（４５１）は低になシ、ＦＦ（４９０）のＤ入
力を再び高にする。

ＳＡＶｇ　／＃ルスは、次のＣＬＫ　／母ルスの前縁か
ら短時間後、即ちＯＲグー）　（４５６）に入力される
ＣＬＫ　１４ルスを遅延させるために設けられたＯＲグ
ー）　（４５７）の出力が高になるとき、終了する。５
ＡＶＥパルスを終了させるためにＦＦ（４９０）のリセ
ットを待つのではなく、遅延したＣＬＫ　／４’ルスを
用いることによル、隣接する５ＡＶＥパルスのオーバー
ラツプを防止する。

メモリ（２００）及び（３００）は、アドレスカウンタ
（４５５）で決まるアドレス位置ＶＣ順次データを記憶
する。アドレスカウンタ（４５５）は、５ＡＶＥパルス
の後縁（立上り）でパス（８１０）上のアドレスをイン
クリメントし、アドレスバス（８１０）上に現在の計数
値を表わすデジタル信号を出力する。カウンタ（４５５
）は、サングルメモリ（２００）及び周期メモリ（３０
０）の最大のアドレスに達すると自動的に最小のアドレ
スにリセットされる。

このように、新しいサングルデータ点が最後の記憶デー
タ点とパス（８３０）上の設定リミット以上に異なると
き、メモリ制御器（４００）は、後続のサンプルデータ
との比較のために現在のデータをレジスタ（４１０）に
記憶し、データ記憶を行なわせるため負方向５ＡＶＥ　
／臂ルスを発生し、記憶される次のデータのためにメモ
リアドレスをインクリメントする。

第３図は、第１図の主制御器（６００）の詳細実施例を
示すブロック図である。主制御器（６００）は。

Ｄ−ＦＦ　（６０５）　、　　（６１０）　、　　（６
１５）　、　　（６６０）、４ビツトカウンタ（６３０
）　、　（６３１）　、　（６３２）、マルチプレクサ
（６７０）、ＡＮＤ　ｆ−ト（６１８）　、　（６４０
）　、　（６５０）及びＯＲグー）　（６２０）’を有
する。データ取込サイクルを再開するために、外部回路
がらのＲ８ＴＡＱ　ノｆルスがＦＦ（６０５）　１＆：
セットする。すると、ＦＦ（６０５）のす出力が低にな
シ、カウンタ（６３０）　、　（６３１）　、　（６３
２）及びＦＦ（６６０）がリセットされる。同時に、Ｆ
Ｆ（６１０）もＡＮＤダート（６１８）　ｔ−介してリ
セットされる。ＦＦ（６６０）の回出力は高になシ、即
ちＡＣＱ信号を開始させ、メモリ制御器（４００）　′
ｔ−イネーブルすると共に最初の５ＡＶＥパルスを発生
させる。最初の負方向５ＡＶＥノぐルスはＦＦ（６０５
）をリセットし、４ビツトカウｙｌ　（６３０）　、　
（６３１）　、　（６３２）に５ＡＶＥ　）４　＃　ス
ノ計数ｆ：開始させる。これらのカウンタは、カラ／り
（６３０）のＱＯ出力が最下位ピット、カウンタ（６３
２）のＱ、出力が最上位ビットとなるよう互いに接続さ
れる。カウンタ出力はマルチプレクサ（６７０）及びＡ
ＮＤ　ｆｆ−）　（６５０）に入力される。ｆ−ト（６
５０）　Ｏ出力もマルチプレクサ（６７０）の１入力端
に入力される。マルチプレクサ（６７０）の出力Ｙは、
その選択された入力（Ｏ〜３）が高くなったとき高にな
る。どの入力が選択されるかは外部回路で発生されたト
リガ位置データバス（８６０）上のデータによって決ま
る。この構成では、マルチプレクサ（６７０）の入力６
はカウンタが６４個の５ＡＶＥパルスを計数したとき高
になシ、入力１は２５６　＠、入力２は４４８個の５Ａ
ＶＥパルスを計数したとき高になる。入力３はこの実施
例では使用していない。

マルチブレフサ（６７０）の出力Ｙが高になると、ＦＦ
（６１０）がセットされ、これによりＯＲダート（６２
０）の１人力を高にして５ＡＶＥ　、４ルスのカウンタ
への到達を阻止する。その後、外部回路からＴＲＩＧ　
ノ々ルスを受けると、ＦＦ（６１５）はセットされ、そ
の回出力が低にナル。！　ッテＦＦ（６１０）がＡＮＤ
　ｒ−）　（６１８）を介してリセットされ、カウンタ
の５ＡＶＥ　、＃ルス計数が再開される。カウンタ出力
はＡＮＤグー）　（６４０）にも入力される。ＡＮＤダ
ート（６４０）は、計数された５ＡＶＥ　、４’ルスに
最初の５ＡＶＥ　、ｌルスを加えた数が第１図のメモリ
（２００）及び（３００）内の記憶位置の数（この場合
５１２）に一致したとき高を出力する。

計数値が、ｆ　−ト（６４０）で決まるリミットに到達
すると、ＦＦ（６６０）がセットされ、よって外部回路
へのＡＣＱＤＮ信号が開始されると共に、メモリ制御器
（４００）へのＡＣＱ信号がターンオフされて以後の５
ＡＶＥ　ノ＃ルス発生が禁止される。これで、データ取
込サイクルが完了する。

以上、本発明の好適実施例についてのみ説明したが、本
発明の要旨を逸脱することなく種々の変形・変更を行な
い得ることは当業者には明らかであろう。

〔発明の効果〕

本発明による波形メモリ装置によれば、アナログ波形は
一定の時間間隔でサンプリング・デジタル変換されるが
、データは波形の大きさが所定量以上変化したときのみ
選択的に記憶するようにしたので、波形の正確な再現に
要するメモリ容１１−大幅に低減し得る。したがって本
発明によれば、入力信号の変化速度に応じて多くの異な
るサンプリング周波数を°切換えたと等価な、結果が得
られる。サンプリング速度は常に一定の高速にしておく
ことにより、入力信号の高速変化を見逃す虞れがなくな
る。

【図面の簡単な説明】

第１図は、本発明の好適実施例のブロック図、第２図は
第１図のメモリ制御器（４００）の詳細ブロック図、第
３図は第１図の主制御器（６ＯＯ）の詳細ブロック図で
ある。 図中、（１００）はＡＤＣ、（２００）はサングルメモ
リ、（３００）は周期メモリを示す。

Claims (1)

1. 【特許請求の範囲】 １、アナログ信号を周期的にサンプリングしてデジタル
   変換したサンプルデータを記憶手段に記憶させる波形メ
   モリ装置であつて、上記記憶前のサンプルデータを上記
   記憶手段に最後に記憶されたサンプルデータと比較して
   、両サンプルデータの差が予め設定した大きさを超すと
   きのみ上記記憶手段に記憶させるように構成したことを
   特徴とする波形メモリ装置。 ２、上記記憶手段は、上記記憶されたデータ間の期間を
   表わすデータを記憶するメモリを有する特許請求の範囲
   第１項記載の波形メモリ装置。 ３、サンプルデータを上記記憶手段に記憶させた後、新
   たなサンプルデータと上記記憶手段に最後に記憶された
   サンプルデータとの差が、予め設定した期間内に上記予
   め設定した大きさを超えない場合、上記期間後、強制的
   にサンプルデータの記憶を行なわせるようにした特許請
   求の範囲第２項記載の波形メモリ装置。