JPH0774634A - 波形記憶装置 - Google Patents
波形記憶装置Info
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- JPH0774634A JPH0774634A JP23906793A JP23906793A JPH0774634A JP H0774634 A JPH0774634 A JP H0774634A JP 23906793 A JP23906793 A JP 23906793A JP 23906793 A JP23906793 A JP 23906793A JP H0774634 A JPH0774634 A JP H0774634A
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Abstract
(57)【要約】
【目的】 波形記憶装置で用いるランダムサンプリング
方式において超高速の素子を用いず、サンプリング収束
時間を短縮することを目的とする。 【構成】 クロック発生回路、サンプル制御回路（トリ
ガとサンプルクロックの時間差を測定する手段を含
む）、複数のサンプルホルダ回路とＡＤ変換器，メモリ
回路及びその数−１の遅延回路と、マイクロプロセッサ
により構成されるランダムサンプリング方式による波形
記憶装置。
方式において超高速の素子を用いず、サンプリング収束
時間を短縮することを目的とする。 【構成】 クロック発生回路、サンプル制御回路（トリ
ガとサンプルクロックの時間差を測定する手段を含
む）、複数のサンプルホルダ回路とＡＤ変換器，メモリ
回路及びその数−１の遅延回路と、マイクロプロセッサ
により構成されるランダムサンプリング方式による波形
記憶装置。
Description
【０００１】
【産業上の利用分野】本発明はデジタルオシロスコープ
を代表とする波形記憶装置のランダムサンプリングの改
良に関するものである。
を代表とする波形記憶装置のランダムサンプリングの改
良に関するものである。
【０００２】
【従来の技術】図６に従来から広く知られている波形記
憶装置のブロック図を示す。同図において、１は増幅
器、アッテネータ等を含む入力回路、２はサンプルホー
ルド回路、３はＡ／Ｄ変換器、４はメモリ、５はトリガ
コンパレータ、６はサンプル制御回路、７はマイクロプ
ロセッサ、８はクロック発生回路である。Ａは入力信
号、Ｂは入力回路１により適当なレベルに振幅制限され
た入力信号、Ｔはトリガ信号、Ｃはクロック信号、Ｓは
サンプリングクロック信号である。
憶装置のブロック図を示す。同図において、１は増幅
器、アッテネータ等を含む入力回路、２はサンプルホー
ルド回路、３はＡ／Ｄ変換器、４はメモリ、５はトリガ
コンパレータ、６はサンプル制御回路、７はマイクロプ
ロセッサ、８はクロック発生回路である。Ａは入力信
号、Ｂは入力回路１により適当なレベルに振幅制限され
た入力信号、Ｔはトリガ信号、Ｃはクロック信号、Ｓは
サンプリングクロック信号である。
【０００３】このような波形記憶装置によるランダムサ
ンプリングでは、トリガ信号発生後被観測信号とは非同
期の内部サンプリングクロック信号Ｓでサンプリングを
行い、入力信号を記憶する。通常、このようにして記憶
された入力信号データは図示しない表示装置（例えばマ
イクロプロセッサ７又はメモリ４に接続される）に表示
される。ここで、例えば表示された波形を時間軸方向に
拡大して観測するような場合、サンプリングクロック間
隔が相対的に広がり、波形が忠実に記憶、再現できない
ため、より多く（単位時間当り）のサンプリングが必要
となる。入力信号が低い周波数の場合はトリガ信号Ｔの
発生間隔が長くなるため、入力信号波形を所定数サンプ
リングし、収束させる為には速いサンプリングクロック
が必要となる。なお、ランダムサンプリングについては
本発明の実施例において詳細に説明する。
ンプリングでは、トリガ信号発生後被観測信号とは非同
期の内部サンプリングクロック信号Ｓでサンプリングを
行い、入力信号を記憶する。通常、このようにして記憶
された入力信号データは図示しない表示装置（例えばマ
イクロプロセッサ７又はメモリ４に接続される）に表示
される。ここで、例えば表示された波形を時間軸方向に
拡大して観測するような場合、サンプリングクロック間
隔が相対的に広がり、波形が忠実に記憶、再現できない
ため、より多く（単位時間当り）のサンプリングが必要
となる。入力信号が低い周波数の場合はトリガ信号Ｔの
発生間隔が長くなるため、入力信号波形を所定数サンプ
リングし、収束させる為には速いサンプリングクロック
が必要となる。なお、ランダムサンプリングについては
本発明の実施例において詳細に説明する。
【０００４】
【発明が解決しようとする課題】前述の従来技術では、
ランダムサンプリングでより速く観測信号を収束させる
為にはより速いサンプリングクロックが必要となる。と
ころが、速いサンプリングクロックでサンプルホールド
回路を動作させるとホールド期間が短くなるので入力帯
域が広く、動特性の良いＡＤ変換器が必要となる。ま
た、その変換結果を記憶させるメモリも高速のものが必
要となり、非常に高価なシステムになる。もしくはこれ
を実現する為の素子が現存しないという欠点がある。本
発明はこれらの欠点を除去し、ランダムサンプリングに
よる波形記憶装置においてより収束を速くすることを目
的とする。
ランダムサンプリングでより速く観測信号を収束させる
為にはより速いサンプリングクロックが必要となる。と
ころが、速いサンプリングクロックでサンプルホールド
回路を動作させるとホールド期間が短くなるので入力帯
域が広く、動特性の良いＡＤ変換器が必要となる。ま
た、その変換結果を記憶させるメモリも高速のものが必
要となり、非常に高価なシステムになる。もしくはこれ
を実現する為の素子が現存しないという欠点がある。本
発明はこれらの欠点を除去し、ランダムサンプリングに
よる波形記憶装置においてより収束を速くすることを目
的とする。
【０００５】
【課題を解決するための手段】本発明は上記の目的を達
成する為に従来のサンプリング手段、すなわち、サンプ
ルホールド回路、ＡＤ変換器、メモリを複数個使用し、
個々のサンプリングクロックは遅延回路でずらし、個々
の動作周波数は上げずにトータルのサンプリング周波数
を上げるようにしたものである。
成する為に従来のサンプリング手段、すなわち、サンプ
ルホールド回路、ＡＤ変換器、メモリを複数個使用し、
個々のサンプリングクロックは遅延回路でずらし、個々
の動作周波数は上げずにトータルのサンプリング周波数
を上げるようにしたものである。
【０００６】
【作用】その結果、複数段の遅延回路で遅延されたサン
プリングクロックにより、複数のサンプリング手段でサ
ンプリングされるため、１つのトリガ信号で従来の複数
倍のサンプリングデータが得られ、観測波形の収束時間
を大幅に短縮することができる。
プリングクロックにより、複数のサンプリング手段でサ
ンプリングされるため、１つのトリガ信号で従来の複数
倍のサンプリングデータが得られ、観測波形の収束時間
を大幅に短縮することができる。
【０００７】
【実施例】ランダムサンプリング技術自体は周知である
が、初めに、デジタルオシロスコープにおるランダムサ
ンプリングについて簡単に説明する。披観測入力信号は
トリガ信号とは非同期のサンプリングクロックによりサ
ンプリングされる。トリガ信号は入力信号と同期してお
り、このトリガ信号と、サンプリングクロックの時間差
を計測し、得られたサンプリングデータをトリガ点を基
準にして上記時間差分ずらして並べ、表示器に、再生す
る。すなわち、図２に示す様に、第１回目のサンプリン
グクロックでサンプリングされたデータはｓ１１、ｓ１
２、ｓ１３…ｓ１７の部分である。得られたデータをト
リガ点（基準点）からｔ１（トリガ信号とサンプリング
クロックとの時間差）だけずらし、サンプリング周期ｔ
の間隔を空けて表示メモリに書き込む。第２回目でサン
プリングされたデータはｓ２１、ｓ２２、ｓ２３…ｓ２
７の部分である。トリガ点からｔ２（２回目のトリガ信
号とサンプリングクロックとの時間差）ずらしｔの間隔
を空けて表示メモリに書き込む。同じく、第３回目でサ
ンプリングされたｓ３１〜ｓ３７のデータをトリガ点か
らｔ３（３回目のトリガ信号とサンプリングクロックと
の時間差）ずらしｔの間隔を空けて表示メモリに書き込
む。以下同様にして何回もサンプリングを行い、入力信
号を記憶、表示器に再現し波形がつながるまで（以下、
観測波形の収束と称す）サンプリングを行う。以下この
発明の一実施例を図１により説明する。なお、同図にお
いて、図６と同一符号は同一物を示す。２ａ、２ｂ、２
ｃはサンプリングクロックＳＡ、ＳＢ、ＳＣで動作する
サンプルホールド回路、３ａ、３ｂ、３ｃは同じくＡ／
Ｄ変換器、４ａ、４ｂ、４ｃは同じくメモリである。９
ｂ、９ｃはサンプリングクロックＳＡをその周期の例え
ば１／３遅らせたサンプリングクロックＳＢ、ＳＣをそ
れぞれ発生する遅延回路である。なお、遅延回路等を用
いてサンプリングを行なう技術の一例は例えば特開平４
−６０４５５等に記載されている。入力信号Ａは増幅器
１により適当な値に調整され、サンプルホールド回路２
ａ、２ｂ、２ｃによりサンプリングされ、ＡＤ変換器３
ａ、３ｂ、３ｃでデジタルデータとなりメモリ４ａ、４
ｂ、４ｃへ記憶される。このサンプリング動作は、クロ
ック発生回路８のクロックＣを基準として発生するサン
プリングクロックＳＡ、ＳＢ、ＳＣの制御により行われ
る。一方、ランダムサンプリングで基準となるトリガ信
号Ｔは入力信号と、基準電圧レベル（トリガレベル）を
トリガコンパレータ５で比較して発生する。トリガコン
パレータ５が出力するトリガ信号Ｔは、入力信号に同期
した信号となる。このトリガ信号Ｔとクロック発生回路
８のクロックＣはサンプルコントロール部６に入力す
る。サンプル制御回路６はサンプリングの停止制御や、
トリガ信号ＴとサンプリングクロックＳＡとの時間差測
定を行っている。なお、このサンプル制御回路６につい
ては後に詳しく説明する。トリガ信号Ｔとサンプリング
クロックＳＡとの時間差はＧのデータバスを通して７の
マイクロプロセッサに読み込まれる。図１の実施例では
サンプリング系統を３系統とした例を示す。すなわち、
トリガ信号Ｔにより、サンプリングクロックＳＡが発生
し、サンプルホールド２ａにその時の入力信号Ｂがホー
ルドされる。次にこの入力信号値はＡ／Ｄ変換器３ａで
デジタルデータに変換され、メモリ４ａに記憶される。
次にサンプリングクロックＳＡは遅延回路９ｂにより、
所定時間Δｔ（例えばサンプリングクロックＥの１／３
周期）遅延したサンプリングクロックＳＢとなり、サン
プルホールド回路２ｂ、Ａ／Ｄ変換器３ｂ、メモリ４ｂ
に供給される。サンプルホールド回路２ｂにはその時の
入力信号Ｂの値がホールドされ、Ａ／Ｄ変換の後、メモ
リ４ｂに記憶される。同じようにして、メモリ４ｃにも
データが記憶される。図３は、入力波形Ｂとサンプリン
グの関係を示したものである。従来技術では入力信号Ｂ
をサンプリングクロックＳＡのみでサンプリングしてい
たが、本実施例では、更にサンプリングクロックＳＢ、
ＳＣでもサンプリングする。すなわち、この実施例では
△ｔの遅延後に１回、更に△ｔの遅延後に１回サンプリ
ングを行っているため、ｓａ１、ｓｂ１、ｓｃ１、ｓａ
２、ｓｂ２、ｓｃ２…と図２の場合と比較し、１回のサ
ンプリングパルスで３回分のデータを得ることができ
る。なお、△ｔは任意の値で良い。図３に示す様に３相
のクロックの場合、従来１サンプル動作中に得られるサ
ンプルデータｓａ１〜ｓａｎに対し本実施例では更なる
サンプルデータｓｂ１〜ｓｂｎ、ｓｃ１…ｓｃｎが得ら
れ同じ時間で従来技術の３倍のサンプルデータが一度に
得られる。このため、波形収束時間は３分の１で済むこ
とになる。次に図１のサンプル制御回路６について説明
する。同図に示すようにサンプル制御回路６はサンプル
数制御回路６２と時間計測回路６１に分けられる。サン
プル数制御回路６２は、サンプリングを開始し、トリガ
信号Ｔが来て何サンプルしてサンプリングを止めるかを
制御する。この制御によりトリガの前後のデータ数を制
御できる。この回路は例えばメモリ４ａ、４ｂ、４ｃが
１０００ワードの容量として、トリガ信号後５００ワー
ドでサンプリングを止めたとすると、トリガ前５００ワ
ード、トリガ後５００ワードが１回のサンプリングで得
られることになる。この場合トリガを中心に観測が可能
な、いわゆるプレトリガとなる。サンプル数制御回路６
２は、主にカウンタ回路で構成される。時間計測回路６
１は、ランダムサンプリングで重要となるトリガ信号と
サンプリングクロックの時間関係を計測する回路であ
る。図４に時間計測回路６１の回路の詳細ブロック図を
示す。図５にそのタイミング図を示す。トリガ信号を入
力すると積分器６１１が充電を開始し、出力電圧がリニ
アに上昇する。充電は、トリガ信号入力後サンプリング
クロックが２回入ったら止まる（特に２回に制限するも
のではない）。充電が止まると積分器６１１は放電を始
め、リニアに出力電圧を下降させる。コンパレータ６１
２は、積分器６１１出力をパルス幅に変換する。カウン
タ６１３はそのパルス幅分のクロックＣをカウントす
る。積分器６１１は充電と放電の比率により、トリガ信
号からサンプルクロック２個目までの時間差τ（図５参
照）をコンパレータ６１２の出力のパルス幅εに増幅す
る。このε間のクロックをカウンタ６１３によりカウン
トすることによりτとカウント値が対応づけられる。こ
のようにして、トリガ信号とサンプリングクロックの時
間差を計測する。表示は、マイクロプロセッサ７が時間
計測回路６１の時間計測結果（カウント値）を読み、メ
モリ４ａ、４ｂ、４ｃに記憶されたサンプリングデータ
を表示用回路１０中のビデオＲＡＭ（図示せず）に書き
込む。書き込みは次のような動作で行なわれる。３図に
示す様に第１回目のサンプリングクロックでサンプリン
グされたデータｓａ１をトリガ点（基準点）からｔ１だ
けずらし、サンプリングクロックの周期Ｔの間隔を空け
て表示用回路１０内のメモリに書き込む。次に遅延回路
９ｂにより、Δｔ遅延したサンプリングクロックＳＢに
よりサンプリングされたデータはｓｂ１、前記データｓ
ａ１に対しΔｔずらし、表示メモリ１０に書き込む。３
相目のサンプリングクロックＳＣでサンプリングされた
データｓｃ１は前記データｓｂ１に対し、遅延時間Δｔ
ずらし表示メモリに書き込む。以下同様にして波形のデ
ータ点が連続し、観測波形が収束するまでサンプリング
を繰り返す。このようにして、入力信号を記憶し、表示
器１１に再現していく。
が、初めに、デジタルオシロスコープにおるランダムサ
ンプリングについて簡単に説明する。披観測入力信号は
トリガ信号とは非同期のサンプリングクロックによりサ
ンプリングされる。トリガ信号は入力信号と同期してお
り、このトリガ信号と、サンプリングクロックの時間差
を計測し、得られたサンプリングデータをトリガ点を基
準にして上記時間差分ずらして並べ、表示器に、再生す
る。すなわち、図２に示す様に、第１回目のサンプリン
グクロックでサンプリングされたデータはｓ１１、ｓ１
２、ｓ１３…ｓ１７の部分である。得られたデータをト
リガ点（基準点）からｔ１（トリガ信号とサンプリング
クロックとの時間差）だけずらし、サンプリング周期ｔ
の間隔を空けて表示メモリに書き込む。第２回目でサン
プリングされたデータはｓ２１、ｓ２２、ｓ２３…ｓ２
７の部分である。トリガ点からｔ２（２回目のトリガ信
号とサンプリングクロックとの時間差）ずらしｔの間隔
を空けて表示メモリに書き込む。同じく、第３回目でサ
ンプリングされたｓ３１〜ｓ３７のデータをトリガ点か
らｔ３（３回目のトリガ信号とサンプリングクロックと
の時間差）ずらしｔの間隔を空けて表示メモリに書き込
む。以下同様にして何回もサンプリングを行い、入力信
号を記憶、表示器に再現し波形がつながるまで（以下、
観測波形の収束と称す）サンプリングを行う。以下この
発明の一実施例を図１により説明する。なお、同図にお
いて、図６と同一符号は同一物を示す。２ａ、２ｂ、２
ｃはサンプリングクロックＳＡ、ＳＢ、ＳＣで動作する
サンプルホールド回路、３ａ、３ｂ、３ｃは同じくＡ／
Ｄ変換器、４ａ、４ｂ、４ｃは同じくメモリである。９
ｂ、９ｃはサンプリングクロックＳＡをその周期の例え
ば１／３遅らせたサンプリングクロックＳＢ、ＳＣをそ
れぞれ発生する遅延回路である。なお、遅延回路等を用
いてサンプリングを行なう技術の一例は例えば特開平４
−６０４５５等に記載されている。入力信号Ａは増幅器
１により適当な値に調整され、サンプルホールド回路２
ａ、２ｂ、２ｃによりサンプリングされ、ＡＤ変換器３
ａ、３ｂ、３ｃでデジタルデータとなりメモリ４ａ、４
ｂ、４ｃへ記憶される。このサンプリング動作は、クロ
ック発生回路８のクロックＣを基準として発生するサン
プリングクロックＳＡ、ＳＢ、ＳＣの制御により行われ
る。一方、ランダムサンプリングで基準となるトリガ信
号Ｔは入力信号と、基準電圧レベル（トリガレベル）を
トリガコンパレータ５で比較して発生する。トリガコン
パレータ５が出力するトリガ信号Ｔは、入力信号に同期
した信号となる。このトリガ信号Ｔとクロック発生回路
８のクロックＣはサンプルコントロール部６に入力す
る。サンプル制御回路６はサンプリングの停止制御や、
トリガ信号ＴとサンプリングクロックＳＡとの時間差測
定を行っている。なお、このサンプル制御回路６につい
ては後に詳しく説明する。トリガ信号Ｔとサンプリング
クロックＳＡとの時間差はＧのデータバスを通して７の
マイクロプロセッサに読み込まれる。図１の実施例では
サンプリング系統を３系統とした例を示す。すなわち、
トリガ信号Ｔにより、サンプリングクロックＳＡが発生
し、サンプルホールド２ａにその時の入力信号Ｂがホー
ルドされる。次にこの入力信号値はＡ／Ｄ変換器３ａで
デジタルデータに変換され、メモリ４ａに記憶される。
次にサンプリングクロックＳＡは遅延回路９ｂにより、
所定時間Δｔ（例えばサンプリングクロックＥの１／３
周期）遅延したサンプリングクロックＳＢとなり、サン
プルホールド回路２ｂ、Ａ／Ｄ変換器３ｂ、メモリ４ｂ
に供給される。サンプルホールド回路２ｂにはその時の
入力信号Ｂの値がホールドされ、Ａ／Ｄ変換の後、メモ
リ４ｂに記憶される。同じようにして、メモリ４ｃにも
データが記憶される。図３は、入力波形Ｂとサンプリン
グの関係を示したものである。従来技術では入力信号Ｂ
をサンプリングクロックＳＡのみでサンプリングしてい
たが、本実施例では、更にサンプリングクロックＳＢ、
ＳＣでもサンプリングする。すなわち、この実施例では
△ｔの遅延後に１回、更に△ｔの遅延後に１回サンプリ
ングを行っているため、ｓａ１、ｓｂ１、ｓｃ１、ｓａ
２、ｓｂ２、ｓｃ２…と図２の場合と比較し、１回のサ
ンプリングパルスで３回分のデータを得ることができ
る。なお、△ｔは任意の値で良い。図３に示す様に３相
のクロックの場合、従来１サンプル動作中に得られるサ
ンプルデータｓａ１〜ｓａｎに対し本実施例では更なる
サンプルデータｓｂ１〜ｓｂｎ、ｓｃ１…ｓｃｎが得ら
れ同じ時間で従来技術の３倍のサンプルデータが一度に
得られる。このため、波形収束時間は３分の１で済むこ
とになる。次に図１のサンプル制御回路６について説明
する。同図に示すようにサンプル制御回路６はサンプル
数制御回路６２と時間計測回路６１に分けられる。サン
プル数制御回路６２は、サンプリングを開始し、トリガ
信号Ｔが来て何サンプルしてサンプリングを止めるかを
制御する。この制御によりトリガの前後のデータ数を制
御できる。この回路は例えばメモリ４ａ、４ｂ、４ｃが
１０００ワードの容量として、トリガ信号後５００ワー
ドでサンプリングを止めたとすると、トリガ前５００ワ
ード、トリガ後５００ワードが１回のサンプリングで得
られることになる。この場合トリガを中心に観測が可能
な、いわゆるプレトリガとなる。サンプル数制御回路６
２は、主にカウンタ回路で構成される。時間計測回路６
１は、ランダムサンプリングで重要となるトリガ信号と
サンプリングクロックの時間関係を計測する回路であ
る。図４に時間計測回路６１の回路の詳細ブロック図を
示す。図５にそのタイミング図を示す。トリガ信号を入
力すると積分器６１１が充電を開始し、出力電圧がリニ
アに上昇する。充電は、トリガ信号入力後サンプリング
クロックが２回入ったら止まる（特に２回に制限するも
のではない）。充電が止まると積分器６１１は放電を始
め、リニアに出力電圧を下降させる。コンパレータ６１
２は、積分器６１１出力をパルス幅に変換する。カウン
タ６１３はそのパルス幅分のクロックＣをカウントす
る。積分器６１１は充電と放電の比率により、トリガ信
号からサンプルクロック２個目までの時間差τ（図５参
照）をコンパレータ６１２の出力のパルス幅εに増幅す
る。このε間のクロックをカウンタ６１３によりカウン
トすることによりτとカウント値が対応づけられる。こ
のようにして、トリガ信号とサンプリングクロックの時
間差を計測する。表示は、マイクロプロセッサ７が時間
計測回路６１の時間計測結果（カウント値）を読み、メ
モリ４ａ、４ｂ、４ｃに記憶されたサンプリングデータ
を表示用回路１０中のビデオＲＡＭ（図示せず）に書き
込む。書き込みは次のような動作で行なわれる。３図に
示す様に第１回目のサンプリングクロックでサンプリン
グされたデータｓａ１をトリガ点（基準点）からｔ１だ
けずらし、サンプリングクロックの周期Ｔの間隔を空け
て表示用回路１０内のメモリに書き込む。次に遅延回路
９ｂにより、Δｔ遅延したサンプリングクロックＳＢに
よりサンプリングされたデータはｓｂ１、前記データｓ
ａ１に対しΔｔずらし、表示メモリ１０に書き込む。３
相目のサンプリングクロックＳＣでサンプリングされた
データｓｃ１は前記データｓｂ１に対し、遅延時間Δｔ
ずらし表示メモリに書き込む。以下同様にして波形のデ
ータ点が連続し、観測波形が収束するまでサンプリング
を繰り返す。このようにして、入力信号を記憶し、表示
器１１に再現していく。
【０００８】
【発明の効果】本発明のよれば超高速のＡＤ変換、メモ
リを使用することなくランダムサンプリングの波形収束
時間の短縮を図ることができる。
リを使用することなくランダムサンプリングの波形収束
時間の短縮を図ることができる。
【図１】本発明の実施例を示すブロック図。
【図２】サンプリング動作の概念を示す説明図。
【図３】本発明のサンプリング動作の概念を示す説明
図。
図。
【図４】本発明の実施例における時間計測回路のブロッ
ク図。
ク図。
【図５】図４のタイミング図。
【図６】従来例のブロック図。
１ 入力回路 ２、２ａ、２ｂ、２ｃ サンプルホールド回路 ３、３ａ、３ｂ、３ｃ ＡＤ変換器 ４、４ａ、４ｂ、４ｃ メモリ回路 ５ トリガコンパレータ ６ サンプル制御回路 ６１ 時間計測回路 ６２ サンプル数制御回路 ７ マイクロプロセッサ ８ クロック発生回路 ９ｂ９ｃ 遅延回路
Claims (1)
- 【請求項１】 被観測入力信号をデジタル信号に変換し
記憶する波形記憶装置において、 被観測入力信号を振幅制限する入力回路と、 該入力回路により振幅制限された前記入力信号対して複
数組並列に設けた前記入力信号のサンプルホールド回路
と該サンプルホールド回路にサンプリングされた前記入
力信号をデジタルデータに変換するＡ／Ｄ変換回路と該
Ａ／Ｄ変換回路により変換されたデジタルデータを記憶
するメモリにより成る直列回路と、 前記入力回路により振幅制限された前記入力信号とトリ
ガレベルとを比較しトリガ信号を発生するするトリガコ
ンパレータと、 該トリガコンパレータからのトリガ信号に対応して発生
するサンプリングクロックを前記直列回路に供給するサ
ンプル数制御回路と、 前記直列回路の内の一組の直列回路を除く他の直列回路
のサンプリングクロック入力部と前記サンプル数制御回
路の間に接続され前記サンプリングクロックを遅延させ
る遅延回路と、 前記サンプル数制御回路からのサンプリングクロックと
前記トリガコンパレータからのトリガ信号との時間差を
計測する時間計測回路と、 前記直列回路のメモリと前記サンプル数制御回路と時間
計測回路とバスラインを介して接続されこれらを制御す
るマイクロプロセッサより成ることを特徴とする波形記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23906793A JPH0774634A (ja) | 1993-08-31 | 1993-08-31 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23906793A JPH0774634A (ja) | 1993-08-31 | 1993-08-31 | 波形記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774634A true JPH0774634A (ja) | 1995-03-17 |
Family
ID=17039370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23906793A Pending JPH0774634A (ja) | 1993-08-31 | 1993-08-31 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774634A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292069A (ja) * | 1995-04-21 | 1996-11-05 | Sony Corp | 波形測定装置 |
| JPH11142485A (ja) * | 1997-11-10 | 1999-05-28 | Ando Electric Co Ltd | 電気光学プローブの信号処理回路 |
| JPH11153625A (ja) * | 1997-11-21 | 1999-06-08 | Hitachi Denshi Ltd | 波形記憶装置 |
| JP2000338136A (ja) * | 1999-05-31 | 2000-12-08 | Sharp Corp | データ記録装置 |
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1993
- 1993-08-31 JP JP23906793A patent/JPH0774634A/ja active Pending
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