JP3444573B2 - 波形記憶装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタルオシロスコー
プ等の波形記憶装置に関するものである。 【０００２】 【従来の技術】アナログ入力信号を高速でサンプリング
し、ＡＤ変換してデジタルデータとし、該デジタルデー
タの任意時間内のピーク値（すなわち、最大値と最小
値：以下ピーク値と称す）を次々に記憶、表示すること
により、通常のサンプリングでは抽出できないような非
常に高速なノイズを抽出するいわゆるグリッチ抽出、あ
るいはエンベロープ測定、エイリアシングを抽出するこ
とができる。このような周知の技術は例えば特公昭５８
−４７６６１に開示されている。 【０００３】さらに、上記記憶において大容量のメモリ
を使用することにより、入力信号をより長時間記憶する
ことができ、また必要な部分を選択し表示器に表示する
ことができる。しかし、選択されたデータが大容量であ
る場合、データの転送、表示に時間がかかる。したがっ
てデータの転送時にデータを圧縮することにより、短時
間でデータの転送、表示を終了することができる。デー
タの圧縮方法として圧縮するデータ中の単位時間毎の最
大値と最小値を抽出し、これを圧縮されたデータとし表
示することは知られている。つまり、前述と同じ処理ピ
ーク値検出を行う。 【０００４】図４に従来技術による波形記憶装置の構成
を示す。 【０００５】１はアナログ入力波形信号の入力端子、２
はアナログ入力波形信号を所定のレベルまで増幅する増
幅器である。３は所定レベルのアナログ入力波形信号を
クロック５６のタイミングでデジタルデータ５２に変換
するＡＤ変換器、４はクロック５７（ＣＫ２入力）の周
期内にあるデータ５２をクロック５６（ＣＫ１入力）の
周期（図５参照）で比較し、最大値、最小値データ５３
を交互に出力する周知のピーク値検出回路（例えば特願
平５−２６６２６９）、５はイネーブル信号６０がライ
トイネーブル（ＷＥ）入力に対しイネーブル状態の時は
クロック８７のタイミングでデータ５３を記憶し、アウ
トプットイネーブル（ＯＥ）入力に対しイネーブル状態
の時はクロック８７のタイミングでデータ８０を出力す
る第１メモリ、２３はこのデータ８０をクロック８４
（ＣＫ１入力）の周期で比較し、最大値、最小値データ
８１をクロック８２によって交互に出力するデータ圧縮
回路となるピーク値検出回路、６はライトクロック６５
が入力された時はこのタイミングでデータ８１を記憶し
リードクロック６６が入力された時はこのタイミングで
データ５４を出力する第２メモリで、ライト時のアドレ
スはＤＭＡコントローラ１２により設定されリード時の
アドレスはマイクロプロセッサ１３により設定される。
７は表示器８へ信号を処理し出力する表示回路、１４は
サンプリング時に使用するクロックの発振器、１６はク
ロック５６及びクロック６２を出力するタイムベース、
１７はクロック６２のタイミングでカウントしトリガ信
号１８の入力によって所定カウント後キャリー信号６１
を出力するトリガカウンタ、１５はマイクロプロセッサ
１３によりオンされキャリー信号６１によってオフされ
るスイッチ、９はクロック６２を１／２に分周したクロ
ック５７を出力する分周回路、２０はデータ圧縮時に使
用するクロックの発振器、２１は所定カウント後キャリ
ー信号８３を出力するカウンタ、２２はクロック８２に
よりオンされキャリー信号８３によってオフされるスイ
ッチ、２４はクロック６３を１／２に分周したクロック
８２を出力する分周回路、１２はクロック６３、６５、
及びアドレス６７を出力しデータ転送の制御をするＤＭ
Ａコントローラ、１３はタイムベース１６の出力クロッ
ク６２の周期、トリガカウンタ１７のカウント値７０、
カウンタ８３のカウント値８６の設定、及びＤＭＡコン
トローラ１２、表示回路、その他の制御を行うマイクロ
プロセッサである。 【０００６】次にこの動作について、図４、５、６によ
り説明する。 【０００７】始めにサンプリング動作について説明す
る。 【０００８】入力端子１より入力されたアナログ信号５
０は、増幅器２により所定レベルに変換されアナログデ
ジタル変換器３（ＡＤＣ）に入力される。変換クロック
５６により変換されたディジタル信号５２はグリッチ抽
出回路であるピーク値検出回路４に入力される。ピーク
値検出回路４は比較範囲クロック５７（ＣＫ２入力）の
周期内にあるデータをクロック５６（ＣＫ１入力）の周
期で比較し、最大値、最小値の比較結果データ５３を交
互に出力する。比較結果データ５３はクロック８７の周
期で第１メモリ５に記憶される。この時第１メモリ５の
ライトイネーブル（ＷＥ）入力はイネーブル状態でアウ
トプットイネーブル（ＯＥ）入力はディスエーブル状態
である。 【０００９】次にデータ圧縮、転送、表示動作について
説明する。 【００１０】第１メモリ５に記憶されたデータは、マイ
クロプロセッサ１３により制御されるＤＭＡコントロー
ラ（ダイレクトメモリアクセス）１２からリードクロッ
ク６３（ＡＣＫ）が２クロック出力され２クロック目に
スイッチ２２がオンし第１メモリ５のＣＫ及びピーク値
検出回路２３のＣＫ１にクロック８４、８７が印加され
ピーク値検出回路２３に入力される。等化的にデータ圧
縮手段であるピーク値検出回路２３は、クロック８４
（ＣＫ１入力）の周期で比較し、最大値、最小値の圧縮
データを内部に保存し同じクロック８４でカウントする
カウンタ２１のキャリー信号８３によりスイッチ２２を
オフさせ比較動作を停止する。カウンタ２１のキャリー
信号８３はまたＤＭＡコントローラ１２のＲＥＱ（ＤＭ
Ａリクエスト信号）に印加し表示１データ分の圧縮が終
了したことを知らせる。カウント数分のデータ中の圧縮
データ８１はリードクロック６３（ＡＣＫ）の２クロッ
クにより最大値、最小値が転送され第２メモリ６に記憶
される。そしてまた前記と同様に２クロック目にスイッ
チ２２がオンし比較動作、データ転送がマイクロプロセ
ッサ１３によりＤＭＡコントローラ１２に設定したデー
タ数分の転送が終了するまで繰り返される。第２メモリ
６に記憶されたデータはマイクロプロセッサ１３により
表示回路７に送られ表示器８によって波形表示される。 【００１１】 【発明が解決しようとする課題】前述の従来方式では、
以下の欠点がある。 【００１２】第１にピーク値検出回路及びデータ圧縮手
段であるピーク値検出回路をＡＤ変換器と第１メモリの
間及び第１メモリと第２メモリの間と２箇所に入れる必
要があり、またクロック制御用のカウンタ等も２回路必
要となり回路が大規模化する。 【００１３】第２にピーク値検出回路及びデータ圧縮手
段は通常ゲートアレイ等を使用しており、ピーク値検出
回路ではサンプリング速度に応じた高価な高速デバイス
を使用し、データ圧縮手段ではデータ転送速度に応じた
デバイスを使用している。ここでデータ圧縮手段につい
て、より高速に動作させればデータ圧縮の時間が減り高
速にデータを転送でき表示の更新が速くなる。しかしや
はり高価な高速デバイスを使用しなければならくなる。 【００１４】第３に比較クロック（ＣＬＫ１）は、通常
ピーク値検出回路の場合、最高サンプリング時の高速ク
ロックを使用し、データ圧縮手段の場合サンプリングと
は別の発振器によるクロックを使用する。したがって、
クロックの経が増え不要電波の発生が増える。 【００１５】 【課題を解決するための手段】本発明は、１つのピーク
値検出回路を使用し、サンプリング中はＡＤ変換器の出
力データの最大値、最小値を抽出し第１メモリに記憶し
グリッチ抽出させ、データ転送時は第１メモリの出力デ
ータの最大値、最小値を抽出しデータ圧縮させるように
したものである。またクロック制御用のカウンタ等をサ
ンプリング時に使用するタイムベース、トリガカウンタ
によって、共通に使用するようにしたものである。 【００１６】つまり、本発明はピーク値検出回路及びデ
ータ圧縮手段として使用するピーク値検出回路及びクロ
ック制御回路の共通化を行ったものである。 【００１７】その結果、ピーク値検出回路及びクロック
制御回路が１回路ですみ、高速サンプリングクロックを
使用した大容量データの高速転送ができる。 【００１８】 【発明の実施の形態】以下この発明の一実施例を図１、
２、３により説明する。 【００１９】１はアナログ入力波形信号の入力端子、２
はアナログ入力波形信号を所定のレベルまで増幅する増
幅器、３は所定レベルのアナログ入力波形信号をクロッ
ク５６のタイミングでデジタルデータ５２に変換するＡ
Ｄ変換器、４はクロック５７（ＣＫ２入力）の周期内に
あるＡＤ変換器の出力データ５２をクロック５６（ＣＫ
１入力）の周期で比較し、最大値、最小値データ５３を
交互に出力するピーク値検出回路となるピーク値検出回
路であり、また第１のメモリ５の出力データ５２をクロ
ック５６（ＣＫ１入力）の周期で比較し、最大値、最小
値データ５３をクロック５７によって交互に出力するデ
ータ圧縮手段となるピーク値検出回路でもある。５はイ
ネーブル信号６０がライトイネーブル（ＷＥ）入力に対
しイネーブル状態の時はクロック６２のタイミングでデ
ータ５３を記憶しアウトプットイネーブル（ＯＥ）入力
に対しイネーブル状態の時はクロック６２のタイミング
でデータ５２を出力する第１メモリ、、６はライトクロ
ック６５が入力された時はこのタイミングでデータ５３
を記憶しリードクロック６６が入力された時はこのタイ
ミングでデータ５４を出力する第２メモリで、ライト時
のアドレスはＤＭＡコントローラ１２により設定されリ
ード時のアドレスはマイクロプロセッサ１３により設定
される。７は表示器８へ信号を処理し出力する表示回
路、１４はサンプリング時及びデータ圧縮時に使用する
クロックの発振器、１６はクロック５６及びクロック６
２を出力するタイムベース、１７はサンプリング時クロ
ック６２のタイミングでカウントしトリガ信号１８の入
力によって所定カウント後キャリー信号６１を出力する
トリガカウンタであり、またデータ圧縮時は所定カウン
ト後キャリー信号６１を出力するカウンタとして動作す
る。１５はマイクロプロセッサ１３またはクロック５７
によりオンされキャリー信号６１によってオフされるス
イッチ、９はクロック６２あるいはクロック６３を１／
２に分周したクロック５７を出力する分周回路、１２は
クロック６３、６５、及びアドレス６７を出力しデータ
転送の制御をするＤＭＡコントローラ、１３はタイムベ
ース１６の出力クロック６２の周期、トリガカウンタ１
７のカウント値７０、カウンタ８３のカウント値８６の
設定、及びＤＭＡコントローラ１２、表示回路、その他
の制御を行うマイクロプロセッサである。 【００２０】次にこの動作について図１、２、３により
説明する。 【００２１】始めにサンプリング動作について説明す
る。 【００２２】入力端子１より入力されたアナログ信号５
０は、増幅器２により所定レベルに変換されアナログデ
ジタル変換器３に入力される。変換クロック５６により
変換されたデジタル信号５２はピーク値検出回路である
ピーク値検出回路４に入力される。この時ＡＤＣ３のア
ウトプットイネーブル（ＯＥ）はイネーブル状態で第１
メモリ５のアウトプットイネーブル（ＯＥ）はディスエ
ーブル状態である。ピーク値検出回路４は比較範囲クロ
ック５７（ＣＫ２入力）の周期内にあるデータをクロッ
ク５６（ＣＫ１入力）の周期で比較し、最大値、最小値
の比較結果データ５３を交互に出力する。比較結果デー
タ５３はクロック６２の周期で第１メモリ５に記憶され
る。この時第１メモリ５のライトイネーブル（ＷＥ）入
力はイネーブル状態である。 【００２３】次にデータ圧縮、転送、表示動作につい
て、この時ＡＤＣ３のアウトプットイネーブル（ＯＥ）
はディスエーブル状態で第１メモリ５のアウトプットイ
ネーブル（ＯＥ）はイネーブル状態である。第１メモリ
５に記憶されたデータは、マイクロプロセッサ１３によ
り制御されるＤＭＡコントローラ（ダイレクトメモリア
クセス）１２からリードクロック６３（ＡＣＫ）が２ク
ロック出力され２クロック目にスイッチ１５がオンし第
１メモリ５のＣＫ及びピーク値検出回路４のＣＫ１にク
ロック５６、６２が印加されピーク値検出回路４に入力
される。この時クロック５６、６２は同一周期である。
データ圧縮手段となるピーク値検出回路４は、クロック
５６（ＣＫ１入力）の周期で比較し、最大値、最小値の
圧縮データを内部に保存しクロック６２でカウントする
カウンタ１７のキャリー信号６１によりスイッチ１５を
オフさせ比較動作を停止する。カウンタ１７のキャリー
信号６１はまたＤＭＡコントローラ１２のＲＥＱ（ＤＭ
Ａリクエスト信号）に印加し表示１データ分の圧縮が終
了したことを知らせる。 【００２４】カウント数分のデータ中の圧縮データ５３
はリードクロック６３（ＡＣＫ）の２クロックにより最
大値、最小値が転送され第２メモリ６に記憶される。そ
してまた前記と同様に２クロック目にスイッチ１５がオ
ンし比較動作、データ転送がマイクロプロセッサ１３に
よりＤＭＡコントローラ１２に設定したデータ数分の転
送が終了するまで繰り返される。第２メモリ６に記憶さ
れたデータはマイクロプロセッサ１３により表示回路７
に送られ表示器８によって波形表示される。 【００２５】 【発明の効果】本発明によれば、ピーク値検出回路及び
クロック発振回路、クロック制御用のカウンタ等を複数
使用せずにグリッチ抽出及びデータ圧縮が行え、回路の
簡素化ができる。さらにこのことにより、クロックの経
が減り不要電波の発生が最低限に抑えられる。また、デ
ータ圧縮が高速のサンプリングクロックによって行え、
大容量データの高速転送が可能となる。
プ等の波形記憶装置に関するものである。 【０００２】 【従来の技術】アナログ入力信号を高速でサンプリング
し、ＡＤ変換してデジタルデータとし、該デジタルデー
タの任意時間内のピーク値（すなわち、最大値と最小
値：以下ピーク値と称す）を次々に記憶、表示すること
により、通常のサンプリングでは抽出できないような非
常に高速なノイズを抽出するいわゆるグリッチ抽出、あ
るいはエンベロープ測定、エイリアシングを抽出するこ
とができる。このような周知の技術は例えば特公昭５８
−４７６６１に開示されている。 【０００３】さらに、上記記憶において大容量のメモリ
を使用することにより、入力信号をより長時間記憶する
ことができ、また必要な部分を選択し表示器に表示する
ことができる。しかし、選択されたデータが大容量であ
る場合、データの転送、表示に時間がかかる。したがっ
てデータの転送時にデータを圧縮することにより、短時
間でデータの転送、表示を終了することができる。デー
タの圧縮方法として圧縮するデータ中の単位時間毎の最
大値と最小値を抽出し、これを圧縮されたデータとし表
示することは知られている。つまり、前述と同じ処理ピ
ーク値検出を行う。 【０００４】図４に従来技術による波形記憶装置の構成
を示す。 【０００５】１はアナログ入力波形信号の入力端子、２
はアナログ入力波形信号を所定のレベルまで増幅する増
幅器である。３は所定レベルのアナログ入力波形信号を
クロック５６のタイミングでデジタルデータ５２に変換
するＡＤ変換器、４はクロック５７（ＣＫ２入力）の周
期内にあるデータ５２をクロック５６（ＣＫ１入力）の
周期（図５参照）で比較し、最大値、最小値データ５３
を交互に出力する周知のピーク値検出回路（例えば特願
平５−２６６２６９）、５はイネーブル信号６０がライ
トイネーブル（ＷＥ）入力に対しイネーブル状態の時は
クロック８７のタイミングでデータ５３を記憶し、アウ
トプットイネーブル（ＯＥ）入力に対しイネーブル状態
の時はクロック８７のタイミングでデータ８０を出力す
る第１メモリ、２３はこのデータ８０をクロック８４
（ＣＫ１入力）の周期で比較し、最大値、最小値データ
８１をクロック８２によって交互に出力するデータ圧縮
回路となるピーク値検出回路、６はライトクロック６５
が入力された時はこのタイミングでデータ８１を記憶し
リードクロック６６が入力された時はこのタイミングで
データ５４を出力する第２メモリで、ライト時のアドレ
スはＤＭＡコントローラ１２により設定されリード時の
アドレスはマイクロプロセッサ１３により設定される。
７は表示器８へ信号を処理し出力する表示回路、１４は
サンプリング時に使用するクロックの発振器、１６はク
ロック５６及びクロック６２を出力するタイムベース、
１７はクロック６２のタイミングでカウントしトリガ信
号１８の入力によって所定カウント後キャリー信号６１
を出力するトリガカウンタ、１５はマイクロプロセッサ
１３によりオンされキャリー信号６１によってオフされ
るスイッチ、９はクロック６２を１／２に分周したクロ
ック５７を出力する分周回路、２０はデータ圧縮時に使
用するクロックの発振器、２１は所定カウント後キャリ
ー信号８３を出力するカウンタ、２２はクロック８２に
よりオンされキャリー信号８３によってオフされるスイ
ッチ、２４はクロック６３を１／２に分周したクロック
８２を出力する分周回路、１２はクロック６３、６５、
及びアドレス６７を出力しデータ転送の制御をするＤＭ
Ａコントローラ、１３はタイムベース１６の出力クロッ
ク６２の周期、トリガカウンタ１７のカウント値７０、
カウンタ８３のカウント値８６の設定、及びＤＭＡコン
トローラ１２、表示回路、その他の制御を行うマイクロ
プロセッサである。 【０００６】次にこの動作について、図４、５、６によ
り説明する。 【０００７】始めにサンプリング動作について説明す
る。 【０００８】入力端子１より入力されたアナログ信号５
０は、増幅器２により所定レベルに変換されアナログデ
ジタル変換器３（ＡＤＣ）に入力される。変換クロック
５６により変換されたディジタル信号５２はグリッチ抽
出回路であるピーク値検出回路４に入力される。ピーク
値検出回路４は比較範囲クロック５７（ＣＫ２入力）の
周期内にあるデータをクロック５６（ＣＫ１入力）の周
期で比較し、最大値、最小値の比較結果データ５３を交
互に出力する。比較結果データ５３はクロック８７の周
期で第１メモリ５に記憶される。この時第１メモリ５の
ライトイネーブル（ＷＥ）入力はイネーブル状態でアウ
トプットイネーブル（ＯＥ）入力はディスエーブル状態
である。 【０００９】次にデータ圧縮、転送、表示動作について
説明する。 【００１０】第１メモリ５に記憶されたデータは、マイ
クロプロセッサ１３により制御されるＤＭＡコントロー
ラ（ダイレクトメモリアクセス）１２からリードクロッ
ク６３（ＡＣＫ）が２クロック出力され２クロック目に
スイッチ２２がオンし第１メモリ５のＣＫ及びピーク値
検出回路２３のＣＫ１にクロック８４、８７が印加され
ピーク値検出回路２３に入力される。等化的にデータ圧
縮手段であるピーク値検出回路２３は、クロック８４
（ＣＫ１入力）の周期で比較し、最大値、最小値の圧縮
データを内部に保存し同じクロック８４でカウントする
カウンタ２１のキャリー信号８３によりスイッチ２２を
オフさせ比較動作を停止する。カウンタ２１のキャリー
信号８３はまたＤＭＡコントローラ１２のＲＥＱ（ＤＭ
Ａリクエスト信号）に印加し表示１データ分の圧縮が終
了したことを知らせる。カウント数分のデータ中の圧縮
データ８１はリードクロック６３（ＡＣＫ）の２クロッ
クにより最大値、最小値が転送され第２メモリ６に記憶
される。そしてまた前記と同様に２クロック目にスイッ
チ２２がオンし比較動作、データ転送がマイクロプロセ
ッサ１３によりＤＭＡコントローラ１２に設定したデー
タ数分の転送が終了するまで繰り返される。第２メモリ
６に記憶されたデータはマイクロプロセッサ１３により
表示回路７に送られ表示器８によって波形表示される。 【００１１】 【発明が解決しようとする課題】前述の従来方式では、
以下の欠点がある。 【００１２】第１にピーク値検出回路及びデータ圧縮手
段であるピーク値検出回路をＡＤ変換器と第１メモリの
間及び第１メモリと第２メモリの間と２箇所に入れる必
要があり、またクロック制御用のカウンタ等も２回路必
要となり回路が大規模化する。 【００１３】第２にピーク値検出回路及びデータ圧縮手
段は通常ゲートアレイ等を使用しており、ピーク値検出
回路ではサンプリング速度に応じた高価な高速デバイス
を使用し、データ圧縮手段ではデータ転送速度に応じた
デバイスを使用している。ここでデータ圧縮手段につい
て、より高速に動作させればデータ圧縮の時間が減り高
速にデータを転送でき表示の更新が速くなる。しかしや
はり高価な高速デバイスを使用しなければならくなる。 【００１４】第３に比較クロック（ＣＬＫ１）は、通常
ピーク値検出回路の場合、最高サンプリング時の高速ク
ロックを使用し、データ圧縮手段の場合サンプリングと
は別の発振器によるクロックを使用する。したがって、
クロックの経が増え不要電波の発生が増える。 【００１５】 【課題を解決するための手段】本発明は、１つのピーク
値検出回路を使用し、サンプリング中はＡＤ変換器の出
力データの最大値、最小値を抽出し第１メモリに記憶し
グリッチ抽出させ、データ転送時は第１メモリの出力デ
ータの最大値、最小値を抽出しデータ圧縮させるように
したものである。またクロック制御用のカウンタ等をサ
ンプリング時に使用するタイムベース、トリガカウンタ
によって、共通に使用するようにしたものである。 【００１６】つまり、本発明はピーク値検出回路及びデ
ータ圧縮手段として使用するピーク値検出回路及びクロ
ック制御回路の共通化を行ったものである。 【００１７】その結果、ピーク値検出回路及びクロック
制御回路が１回路ですみ、高速サンプリングクロックを
使用した大容量データの高速転送ができる。 【００１８】 【発明の実施の形態】以下この発明の一実施例を図１、
２、３により説明する。 【００１９】１はアナログ入力波形信号の入力端子、２
はアナログ入力波形信号を所定のレベルまで増幅する増
幅器、３は所定レベルのアナログ入力波形信号をクロッ
ク５６のタイミングでデジタルデータ５２に変換するＡ
Ｄ変換器、４はクロック５７（ＣＫ２入力）の周期内に
あるＡＤ変換器の出力データ５２をクロック５６（ＣＫ
１入力）の周期で比較し、最大値、最小値データ５３を
交互に出力するピーク値検出回路となるピーク値検出回
路であり、また第１のメモリ５の出力データ５２をクロ
ック５６（ＣＫ１入力）の周期で比較し、最大値、最小
値データ５３をクロック５７によって交互に出力するデ
ータ圧縮手段となるピーク値検出回路でもある。５はイ
ネーブル信号６０がライトイネーブル（ＷＥ）入力に対
しイネーブル状態の時はクロック６２のタイミングでデ
ータ５３を記憶しアウトプットイネーブル（ＯＥ）入力
に対しイネーブル状態の時はクロック６２のタイミング
でデータ５２を出力する第１メモリ、、６はライトクロ
ック６５が入力された時はこのタイミングでデータ５３
を記憶しリードクロック６６が入力された時はこのタイ
ミングでデータ５４を出力する第２メモリで、ライト時
のアドレスはＤＭＡコントローラ１２により設定されリ
ード時のアドレスはマイクロプロセッサ１３により設定
される。７は表示器８へ信号を処理し出力する表示回
路、１４はサンプリング時及びデータ圧縮時に使用する
クロックの発振器、１６はクロック５６及びクロック６
２を出力するタイムベース、１７はサンプリング時クロ
ック６２のタイミングでカウントしトリガ信号１８の入
力によって所定カウント後キャリー信号６１を出力する
トリガカウンタであり、またデータ圧縮時は所定カウン
ト後キャリー信号６１を出力するカウンタとして動作す
る。１５はマイクロプロセッサ１３またはクロック５７
によりオンされキャリー信号６１によってオフされるス
イッチ、９はクロック６２あるいはクロック６３を１／
２に分周したクロック５７を出力する分周回路、１２は
クロック６３、６５、及びアドレス６７を出力しデータ
転送の制御をするＤＭＡコントローラ、１３はタイムベ
ース１６の出力クロック６２の周期、トリガカウンタ１
７のカウント値７０、カウンタ８３のカウント値８６の
設定、及びＤＭＡコントローラ１２、表示回路、その他
の制御を行うマイクロプロセッサである。 【００２０】次にこの動作について図１、２、３により
説明する。 【００２１】始めにサンプリング動作について説明す
る。 【００２２】入力端子１より入力されたアナログ信号５
０は、増幅器２により所定レベルに変換されアナログデ
ジタル変換器３に入力される。変換クロック５６により
変換されたデジタル信号５２はピーク値検出回路である
ピーク値検出回路４に入力される。この時ＡＤＣ３のア
ウトプットイネーブル（ＯＥ）はイネーブル状態で第１
メモリ５のアウトプットイネーブル（ＯＥ）はディスエ
ーブル状態である。ピーク値検出回路４は比較範囲クロ
ック５７（ＣＫ２入力）の周期内にあるデータをクロッ
ク５６（ＣＫ１入力）の周期で比較し、最大値、最小値
の比較結果データ５３を交互に出力する。比較結果デー
タ５３はクロック６２の周期で第１メモリ５に記憶され
る。この時第１メモリ５のライトイネーブル（ＷＥ）入
力はイネーブル状態である。 【００２３】次にデータ圧縮、転送、表示動作につい
て、この時ＡＤＣ３のアウトプットイネーブル（ＯＥ）
はディスエーブル状態で第１メモリ５のアウトプットイ
ネーブル（ＯＥ）はイネーブル状態である。第１メモリ
５に記憶されたデータは、マイクロプロセッサ１３によ
り制御されるＤＭＡコントローラ（ダイレクトメモリア
クセス）１２からリードクロック６３（ＡＣＫ）が２ク
ロック出力され２クロック目にスイッチ１５がオンし第
１メモリ５のＣＫ及びピーク値検出回路４のＣＫ１にク
ロック５６、６２が印加されピーク値検出回路４に入力
される。この時クロック５６、６２は同一周期である。
データ圧縮手段となるピーク値検出回路４は、クロック
５６（ＣＫ１入力）の周期で比較し、最大値、最小値の
圧縮データを内部に保存しクロック６２でカウントする
カウンタ１７のキャリー信号６１によりスイッチ１５を
オフさせ比較動作を停止する。カウンタ１７のキャリー
信号６１はまたＤＭＡコントローラ１２のＲＥＱ（ＤＭ
Ａリクエスト信号）に印加し表示１データ分の圧縮が終
了したことを知らせる。 【００２４】カウント数分のデータ中の圧縮データ５３
はリードクロック６３（ＡＣＫ）の２クロックにより最
大値、最小値が転送され第２メモリ６に記憶される。そ
してまた前記と同様に２クロック目にスイッチ１５がオ
ンし比較動作、データ転送がマイクロプロセッサ１３に
よりＤＭＡコントローラ１２に設定したデータ数分の転
送が終了するまで繰り返される。第２メモリ６に記憶さ
れたデータはマイクロプロセッサ１３により表示回路７
に送られ表示器８によって波形表示される。 【００２５】 【発明の効果】本発明によれば、ピーク値検出回路及び
クロック発振回路、クロック制御用のカウンタ等を複数
使用せずにグリッチ抽出及びデータ圧縮が行え、回路の
簡素化ができる。さらにこのことにより、クロックの経
が減り不要電波の発生が最低限に抑えられる。また、デ
ータ圧縮が高速のサンプリングクロックによって行え、
大容量データの高速転送が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図
【図２】本発明の一実施例のサンプリング時シーケンス
チャート 【図３】本発明の一実施例のデータ圧縮、転送時シーケ
ンスチャート 【図４】従来の方式を示すブロック図 【図５】従来の方式のサンプリング時シーケンスチャー
ト 【図６】従来の方式のデータ圧縮、転送時シーケンスチ
ャート 【符号の説明】 ３ ＡＤＣ、４ ピーク値検出回路、５ 第１メモリ、
６ 第２メモリ、７ 表示回路、８ 表示器、１２ Ｄ
ＭＡコントローラ、１３ マイクロプロセッサ、１４
発振器、１６ タイムベース、１７ トリガカウンタ
チャート 【図３】本発明の一実施例のデータ圧縮、転送時シーケ
ンスチャート 【図４】従来の方式を示すブロック図 【図５】従来の方式のサンプリング時シーケンスチャー
ト 【図６】従来の方式のデータ圧縮、転送時シーケンスチ
ャート 【符号の説明】 ３ ＡＤＣ、４ ピーク値検出回路、５ 第１メモリ、
６ 第２メモリ、７ 表示回路、８ 表示器、１２ Ｄ
ＭＡコントローラ、１３ マイクロプロセッサ、１４
発振器、１６ タイムベース、１７ トリガカウンタ
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 波形記憶装置において、入力信号をデジ
タルデータに変換するＡＤ変換器と、 該ＡＤ変換器によりデジタルデータに変換された入力信
号から単位時間内におけるピーク値を検出するためのピ
ーク値検出器と、 該ピーク値検出器により検出されたピーク値を記憶する
ために次段に並列に接続された第１と第２の少なくとも
２つのメモリより成り、 前記第１のメモリの出力を前記ピーク値検出器に再度入
力し、前記第１のメモリからの出力値からさらに単位時
間内におけるピーク値を検出し、前記第２のメモリに記
憶することを特徴とする波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32156395A JP3444573B2 (ja) | 1995-12-11 | 1995-12-11 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32156395A JP3444573B2 (ja) | 1995-12-11 | 1995-12-11 | 波形記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09159698A JPH09159698A (ja) | 1997-06-20 |
| JP3444573B2 true JP3444573B2 (ja) | 2003-09-08 |
Family
ID=18133973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32156395A Expired - Fee Related JP3444573B2 (ja) | 1995-12-11 | 1995-12-11 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3444573B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4830431B2 (ja) * | 2005-09-30 | 2011-12-07 | 横河電機株式会社 | 波形測定装置 |
-
1995
- 1995-12-11 JP JP32156395A patent/JP3444573B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09159698A (ja) | 1997-06-20 |
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Legal Events
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