JPH0241693Y2 - - Google Patents
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- JPH0241693Y2 JPH0241693Y2 JP17457885U JP17457885U JPH0241693Y2 JP H0241693 Y2 JPH0241693 Y2 JP H0241693Y2 JP 17457885 U JP17457885 U JP 17457885U JP 17457885 U JP17457885 U JP 17457885U JP H0241693 Y2 JPH0241693 Y2 JP H0241693Y2
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
〔産業上の利用分野〕
本考案は、非同期データ書き込み読み出し回路
におけるジツタ消去回路に関する。 〔従来の技術〕 最近、民生用電気機器にデジタル信号処理技術
が適用されることが多くなつたが、たとえば、被
制御系から検出された信号（非同期データ）をメ
モリ回路の指定のアドレスに逐次書き込み、記憶
された非同期データを逐次読み出して、一定の周
波数に同期したデータとして取り扱うとか、書き
込みと読み出しの非同期性を計測して被制御系を
制御することが行われている。 被制御系としは種々のものがあるが、たとえ
ば、光学式デジタルオーデイオデイスクプレーヤ
がある。これは光学式デジタルオーデイオデイス
クから読み取つた信号（非同期データ）をメモリ
の指定のアドレスに逐次書き込み、記憶されたデ
ータを一定周期で読み出し、その後、復調、デジ
タル信号処理（誤り訂正、補間、デ・インターリ
ーブなど）を施して元のアナログ信号に変換す
る。また、上記信号の非同期性を計測してモータ
制御エラー信号を発生させて、回転系を制御する
ようにした構成を有する。 （註） 光学式デジタルオーデイオデイスクから
読み取られた信号は、デイスクの偏心、モータ
の回転速度変化などにより非同期データとな
る。 このような系における非同期データ書き込み読
み出し回路としては、フアーストイン・フアース
トアウトメモリ（FIFO First−in−Firstrout）
と称されるものや、次のような構成を有するメモ
リ回路がある。 第４図において説明する。 １は書き込みアドレスクロツクWaが入力され
る書き込み用アドレスカウンタ、２は読み出しア
ドレスクロツクRaが入力される読み出し用アド
レスカウンタ、３はアドレスセレクタで、ランダ
ムアクセスメモリ（以下、RAMと称する）４の
命令（書き込み、読み出し）が実行されるアドレ
スが上記書き込み用アドレスカウンタ１、読み出
し用アドレスカウンタ２によつて指定される。５
は入力バツフア回路である。 上記アドレスセレクタ３、RAM４、入力バツ
フア回路５は書き込み信号Wrに同期して動作し、
入力データが入力バツフア回路５を通してRAM
４の指定のアドレスに逐次書き込まれる。 一方、RAM４の指定のアドレスに書き込まれ
た入力データはラツチ信号Rrに同期してラツチ
回路６から逐次出力される。 そして、このような非同期データを一定周期で
逐次読み出す手段、すなわち、非同期データの転
送速度のジツタを消去する手段としては、前者の
FIFOメモリや後者のメモリ回路においても、光
学式デジタルオーデイオデイスクから読み取つた
信号（非同期データ）を指定のアドレスへ逐次書
き込み、そのデータ総量がメモリ容量のほぼ半分
になつた時点から、指定のアドレスへ逐次書き込
まれた上記の非同期データを一定周期で逐次読み
出すことにより、非同期データの転送速度のジツ
タを消去している。 〔考案が解決しようとする問題点〕 従来技術は、信号（非同期データ）を指定のア
ドレスへ逐次書き込み、そのデータ総量がメモリ
容量のほぼ半分になつた時点から、指定のアドレ
スへ逐次書き込まれた上記の非同期データを一定
周期で逐次読み出さなければならない。したがつ
て、動作開始時からデータ総量がメモリ容量のほ
ぼ半分になる時点まで読み出し動作を不動作状態
に保持しなければならず、そのための不動作状態
に保持する期間の検出手段や保持手段が必要にな
る。また、前者のFIFOメモリは、市販のもので
４ビツト×16ワード程度のものしかなく、したが
つて、大容量のメモリ回路を実現しようとする
と、複数個のFIFOメモリがいる。 〔問題点を解決するための手段〕 本考案は、 (イ) 書き込みアドレスクロツクWaをカウントし
て、 〔WnWn−１…Wi… W2W1〕 なるカウント出力を出力する書き込み用アドレ
スカウンタ１。 (ロ) 読み出しアドレスクロツクRaをカウントし
て、 〔RnRn−１…Ri… R2R1〕 なるカウント出力を出力する読み出し用アドレ
スカウンタ２。 (ハ) 上記書き込み用アドレスカウンタ１、読み出
し用アドレスカウンタ２のカウント出力を選択
して、当該カウント出力によりランダムアクセ
スメモリ４の書き込み、読み出しが実行される
アドレス 〔WnWn−１…Wi… W2W1〕 または 〔RnRn−１…Ri… R2R1〕 をセレクトするアドレスセレクタ３。 (ニ) ランダムアクセスメモリ４。 からなり、入力データを上記書き込みアドレス
クロツクWaに同期して形成された書き込み信
号Wrに同期して上記ランダムアクセスメモリ
４の指定のアドレスに逐次書き込み、指定のア
ドレスに書き込まれた入力データを上記読み出
しアドレスクロツクRaに同期して形成された
ラツチ信号Rrに同期して逐次読み出すように
した構成において、 (ホ) 上記書き込み用アドレスカウンタ１のカウン
ト出力 〔WnWn−１…Wi… W2W1〕 の所定の桁のビツト出力〔Wi〕を反転して 〔WnWn−１…… W2W1〕 なる出力を得る反転手段７。 を具備し、当該反転手段７の出力 〔WnWn−１…… W2W1〕 によつて指定されるランダムアクセスメモリ４
のアドレスから入力データを逐次書き込むとと
もに、上記読み出し用アドレスカウンタ２のカ
ウント出力 〔RnRn−１…Ri… R2R1〕 によつて指定されるランダムアクセスメモリ４
のアドレスから入力データを逐次読み出すこと
を特徴とするものである。 〔作 用〕 以上の構成により、被制御系の動作開始時、入
力データは、書き込み用アドレスカウンタ１のカ
ウント出力 〔WnWn−１…Wi… W2W1〕 の所定の桁のビツト出力〔Wi〕を反転したカウ
ント出力 〔WnWn−１…… W2W1〕 すなわち、初期状態では、 〔０ ０ … １ … ０ ０〕 によつて指定されるランダムアクセスメモリ４の
アドレス 〔０ ０ … １ … ０ ０〕 から入力データの書き込みが開始され、以後、 〔０ ０ … １ … ０ １〕 〔０ ０ … １ … １ ０〕 〓 なるアドレスに入力データが逐次書き込まれる。 一方、ランダムアクセスメモリ４からの読み出
しは、読み出し用アドレスカウンタ２のカウント
出力 〔RnRn−１…Ri… R2R1〕 すなわち、初期状態では、 〔０ ０ … ０ … ０ ０〕 によつて指定されるアドレス 〔０ ０ … ０ … ０ ０〕 から入力データの読み出しが開始され、以後、 〔０ ０ … ０ … ０ １〕 〔０ ０ … ０ … １ ０〕 〓 なるアドレスから入力データが一定周期で逐次読
み出される。 要約すると、被制御系の動作開始時、入力デー
タの書き込みは、ランダムアクセスメモリ４のア
ドレス 〔０ ０ … １ … ０ ０〕 から書き込みが開始され、以後、 〔０ ０ … １ … ０ １〕 〔０ ０ … １ … １ ０〕 〓 なるアドレスに逐次書き込まれる。 一方、ランダムアクセスメモリ４からの読み出
しは、アドレス 〔０ ０ … ０ … ０ ０〕 から読み出しが開始され、以後、 〔０ ０ … ０ … ０ １〕 〔０ ０ … ０ … １ ０〕 〓 なるアドレスから入力データが一定周期で逐次読
み出される。 すなわち、被制御系の動作開始時から、入力デ
ータの書き込み、読み出し動作が行われ、これら
の書き込み、読み出しはランダムアクセスメモリ
４の指定のアドレスで、初期状態で、 〔０ ０ … １ … ０ ０〕 なる距離を隔てたアドレスで並行して行われる。 〔実施例〕 第１図において説明する。図中、第４図の従来
例と同等部分には同一符号を附す。 １は書き込みアドレスクロツクWaが入力さ
れ、当該書き込みアドレスクロツクWaを初期状
態 〔０ ０ … ０ … ０ ０〕 からカウントして、 〔WnWn−１…Wi… W2W1〕 なるカウント出力を出力する書き込み用アドレス
カウンタである。 ２は読み出しアドレスクロツクRaが入力され、
当該読み出しアドレスクロツクRaを初期状態 〔０ ０ … ０ … ０ ０〕 からカウントして、 〔RnRn−１…Ri… R2R1〕 なるカウント出力を出力する読み出し用アドレス
カウンタである。 ３はアドレスセレクタで、上記書き込み用アド
レスカウンタ１のカウント出力 〔WnWn−１…Wi… W2W1〕 と、上記読み出し用アドレスカウンタ２のカウン
ト出力 〔RnRn−１…Ri… R2R1〕 とを上記書き込みアドレスクロツクWaに同期し
て形成された書き込み信号Wrに同期して切り換
えて、出力する。 上記書き込み用アドレスカウンタ１のカウント
出力 〔WnWn−１…Wi… W2W1〕 は、その所定の桁のビツト出力〔Wi〕、たとえ
ば、MSB（Most significant bit ２進数のデータ
で最も大きい桁のビツト）〔Wn〕を反転手段７、
たとえばインバータ回路８によつて反転して、 〔Wn−１…Wi… W2W1〕 なる出力を得る。これは、動作開始時の初期状態
では、 〔０ ０ … ０ … ０ ０〕 のMSB
におけるジツタ消去回路に関する。 〔従来の技術〕 最近、民生用電気機器にデジタル信号処理技術
が適用されることが多くなつたが、たとえば、被
制御系から検出された信号（非同期データ）をメ
モリ回路の指定のアドレスに逐次書き込み、記憶
された非同期データを逐次読み出して、一定の周
波数に同期したデータとして取り扱うとか、書き
込みと読み出しの非同期性を計測して被制御系を
制御することが行われている。 被制御系としは種々のものがあるが、たとえ
ば、光学式デジタルオーデイオデイスクプレーヤ
がある。これは光学式デジタルオーデイオデイス
クから読み取つた信号（非同期データ）をメモリ
の指定のアドレスに逐次書き込み、記憶されたデ
ータを一定周期で読み出し、その後、復調、デジ
タル信号処理（誤り訂正、補間、デ・インターリ
ーブなど）を施して元のアナログ信号に変換す
る。また、上記信号の非同期性を計測してモータ
制御エラー信号を発生させて、回転系を制御する
ようにした構成を有する。 （註） 光学式デジタルオーデイオデイスクから
読み取られた信号は、デイスクの偏心、モータ
の回転速度変化などにより非同期データとな
る。 このような系における非同期データ書き込み読
み出し回路としては、フアーストイン・フアース
トアウトメモリ（FIFO First−in−Firstrout）
と称されるものや、次のような構成を有するメモ
リ回路がある。 第４図において説明する。 １は書き込みアドレスクロツクWaが入力され
る書き込み用アドレスカウンタ、２は読み出しア
ドレスクロツクRaが入力される読み出し用アド
レスカウンタ、３はアドレスセレクタで、ランダ
ムアクセスメモリ（以下、RAMと称する）４の
命令（書き込み、読み出し）が実行されるアドレ
スが上記書き込み用アドレスカウンタ１、読み出
し用アドレスカウンタ２によつて指定される。５
は入力バツフア回路である。 上記アドレスセレクタ３、RAM４、入力バツ
フア回路５は書き込み信号Wrに同期して動作し、
入力データが入力バツフア回路５を通してRAM
４の指定のアドレスに逐次書き込まれる。 一方、RAM４の指定のアドレスに書き込まれ
た入力データはラツチ信号Rrに同期してラツチ
回路６から逐次出力される。 そして、このような非同期データを一定周期で
逐次読み出す手段、すなわち、非同期データの転
送速度のジツタを消去する手段としては、前者の
FIFOメモリや後者のメモリ回路においても、光
学式デジタルオーデイオデイスクから読み取つた
信号（非同期データ）を指定のアドレスへ逐次書
き込み、そのデータ総量がメモリ容量のほぼ半分
になつた時点から、指定のアドレスへ逐次書き込
まれた上記の非同期データを一定周期で逐次読み
出すことにより、非同期データの転送速度のジツ
タを消去している。 〔考案が解決しようとする問題点〕 従来技術は、信号（非同期データ）を指定のア
ドレスへ逐次書き込み、そのデータ総量がメモリ
容量のほぼ半分になつた時点から、指定のアドレ
スへ逐次書き込まれた上記の非同期データを一定
周期で逐次読み出さなければならない。したがつ
て、動作開始時からデータ総量がメモリ容量のほ
ぼ半分になる時点まで読み出し動作を不動作状態
に保持しなければならず、そのための不動作状態
に保持する期間の検出手段や保持手段が必要にな
る。また、前者のFIFOメモリは、市販のもので
４ビツト×16ワード程度のものしかなく、したが
つて、大容量のメモリ回路を実現しようとする
と、複数個のFIFOメモリがいる。 〔問題点を解決するための手段〕 本考案は、 (イ) 書き込みアドレスクロツクWaをカウントし
て、 〔WnWn−１…Wi… W2W1〕 なるカウント出力を出力する書き込み用アドレ
スカウンタ１。 (ロ) 読み出しアドレスクロツクRaをカウントし
て、 〔RnRn−１…Ri… R2R1〕 なるカウント出力を出力する読み出し用アドレ
スカウンタ２。 (ハ) 上記書き込み用アドレスカウンタ１、読み出
し用アドレスカウンタ２のカウント出力を選択
して、当該カウント出力によりランダムアクセ
スメモリ４の書き込み、読み出しが実行される
アドレス 〔WnWn−１…Wi… W2W1〕 または 〔RnRn−１…Ri… R2R1〕 をセレクトするアドレスセレクタ３。 (ニ) ランダムアクセスメモリ４。 からなり、入力データを上記書き込みアドレス
クロツクWaに同期して形成された書き込み信
号Wrに同期して上記ランダムアクセスメモリ
４の指定のアドレスに逐次書き込み、指定のア
ドレスに書き込まれた入力データを上記読み出
しアドレスクロツクRaに同期して形成された
ラツチ信号Rrに同期して逐次読み出すように
した構成において、 (ホ) 上記書き込み用アドレスカウンタ１のカウン
ト出力 〔WnWn−１…Wi… W2W1〕 の所定の桁のビツト出力〔Wi〕を反転して 〔WnWn−１…… W2W1〕 なる出力を得る反転手段７。 を具備し、当該反転手段７の出力 〔WnWn−１…… W2W1〕 によつて指定されるランダムアクセスメモリ４
のアドレスから入力データを逐次書き込むとと
もに、上記読み出し用アドレスカウンタ２のカ
ウント出力 〔RnRn−１…Ri… R2R1〕 によつて指定されるランダムアクセスメモリ４
のアドレスから入力データを逐次読み出すこと
を特徴とするものである。 〔作 用〕 以上の構成により、被制御系の動作開始時、入
力データは、書き込み用アドレスカウンタ１のカ
ウント出力 〔WnWn−１…Wi… W2W1〕 の所定の桁のビツト出力〔Wi〕を反転したカウ
ント出力 〔WnWn−１…… W2W1〕 すなわち、初期状態では、 〔０ ０ … １ … ０ ０〕 によつて指定されるランダムアクセスメモリ４の
アドレス 〔０ ０ … １ … ０ ０〕 から入力データの書き込みが開始され、以後、 〔０ ０ … １ … ０ １〕 〔０ ０ … １ … １ ０〕 〓 なるアドレスに入力データが逐次書き込まれる。 一方、ランダムアクセスメモリ４からの読み出
しは、読み出し用アドレスカウンタ２のカウント
出力 〔RnRn−１…Ri… R2R1〕 すなわち、初期状態では、 〔０ ０ … ０ … ０ ０〕 によつて指定されるアドレス 〔０ ０ … ０ … ０ ０〕 から入力データの読み出しが開始され、以後、 〔０ ０ … ０ … ０ １〕 〔０ ０ … ０ … １ ０〕 〓 なるアドレスから入力データが一定周期で逐次読
み出される。 要約すると、被制御系の動作開始時、入力デー
タの書き込みは、ランダムアクセスメモリ４のア
ドレス 〔０ ０ … １ … ０ ０〕 から書き込みが開始され、以後、 〔０ ０ … １ … ０ １〕 〔０ ０ … １ … １ ０〕 〓 なるアドレスに逐次書き込まれる。 一方、ランダムアクセスメモリ４からの読み出
しは、アドレス 〔０ ０ … ０ … ０ ０〕 から読み出しが開始され、以後、 〔０ ０ … ０ … ０ １〕 〔０ ０ … ０ … １ ０〕 〓 なるアドレスから入力データが一定周期で逐次読
み出される。 すなわち、被制御系の動作開始時から、入力デ
ータの書き込み、読み出し動作が行われ、これら
の書き込み、読み出しはランダムアクセスメモリ
４の指定のアドレスで、初期状態で、 〔０ ０ … １ … ０ ０〕 なる距離を隔てたアドレスで並行して行われる。 〔実施例〕 第１図において説明する。図中、第４図の従来
例と同等部分には同一符号を附す。 １は書き込みアドレスクロツクWaが入力さ
れ、当該書き込みアドレスクロツクWaを初期状
態 〔０ ０ … ０ … ０ ０〕 からカウントして、 〔WnWn−１…Wi… W2W1〕 なるカウント出力を出力する書き込み用アドレス
カウンタである。 ２は読み出しアドレスクロツクRaが入力され、
当該読み出しアドレスクロツクRaを初期状態 〔０ ０ … ０ … ０ ０〕 からカウントして、 〔RnRn−１…Ri… R2R1〕 なるカウント出力を出力する読み出し用アドレス
カウンタである。 ３はアドレスセレクタで、上記書き込み用アド
レスカウンタ１のカウント出力 〔WnWn−１…Wi… W2W1〕 と、上記読み出し用アドレスカウンタ２のカウン
ト出力 〔RnRn−１…Ri… R2R1〕 とを上記書き込みアドレスクロツクWaに同期し
て形成された書き込み信号Wrに同期して切り換
えて、出力する。 上記書き込み用アドレスカウンタ１のカウント
出力 〔WnWn−１…Wi… W2W1〕 は、その所定の桁のビツト出力〔Wi〕、たとえ
ば、MSB（Most significant bit ２進数のデータ
で最も大きい桁のビツト）〔Wn〕を反転手段７、
たとえばインバータ回路８によつて反転して、 〔Wn−１…Wi… W2W1〕 なる出力を得る。これは、動作開始時の初期状態
では、 〔０ ０ … ０ … ０ ０〕 のMSB
〔０〕を反転した
〔１ ０ … ０ … ０ ０〕
となる。以後、その出力は、書き込みアドレスク
ロツクWaをカウントすることによつて、 〔１ ０ … ０ … ０ １〕 〔１ ０ … ０ … １ ０〕 〓 となる。 一方、上記読み出し用アドレスカウンタ２のカ
ウント出力 〔RnRn−１…Ri… R2R1〕 は、動作開始時の初期状態では、 〔０ ０ … ０ … ０ ０〕 となり、以後、その出力は、読み出しアドレスク
ロツクRaをカウントすることによつて、 〔０ ０ … ０ … ０ １〕 〔０ ０ … ０ … １ ０〕 〓 となる。 ４ははランダムアクセスメモリ（以下、RAM
と称する）で、書き込み、読み出し動作が実行さ
れるアドレスは上記反転手段７の出力 〔Wn−１…Wi… W2W1〕 読み出し用アドレスカウンタ２のカウント出力 〔RnRn−１…Ri… R2R1〕 によつてそれぞれ指定され、第２図に示すように
なる。 同図において説明すると、RAM４の書き込み
が実行されるアドレスは上記反転手段７の出力に
よつて指定され、そのアドレスは、動作開始時の
初期状態では、 〔１ ０ … ０ … ０ ０〕 となり、以後、 〔１ ０ … ０ … ０ １〕 〔１ ０ … ０ … １ ０〕 〓 となる。 一方、読み出しが実行されるアドレスは上記読
み出し用アドレスカウンタ２のカウント出力によ
つて指定され、そのアドレスは、動作開始時の初
期状態では、 〔０ ０ … ０ … ０ ０〕 となり、以後、 〔０ ０ … ０ … ０ １〕 〔０ ０ … ０ … １ ０〕 〓 となる。 すなわち、これらの書き込み、読み出し動作は
動作開始時の初期状態では、RAM４内のアドレ
スで 〔１ ０ … ０ … ０ ０〕 の距離を隔てた、すなわち、RAM４の総容量の
１／２の距離を隔てたアドレスで並行して行われる。 一方、RAM４の指定のアドレスに書き込まれ
た入力データは上記読み出しアドレスクロツク
Raに同期して形成されたラツチ信号Rrに同期し
てラツチ回路６から逐次出力される。 第３図に入力データの書き込み、読み出し動作
とその出力との関係を示す。 〔考案の効果〕 以上のような構成により、(イ)従来技述のよう
な、動作開始時からデータ総量がメモリ容量のほ
ぼ半分になる時点まで読み出し動作を不動状態に
保持することが不要で、そのための不動作状態に
保持する期間の検出手段や保持手段が不要とな
る、(ロ)反転手段を附加するだけの簡単な構成であ
る、(ハ)FIFOメモリを用いたものに比較して大容
量のものが実現できる、効果がある。
ロツクWaをカウントすることによつて、 〔１ ０ … ０ … ０ １〕 〔１ ０ … ０ … １ ０〕 〓 となる。 一方、上記読み出し用アドレスカウンタ２のカ
ウント出力 〔RnRn−１…Ri… R2R1〕 は、動作開始時の初期状態では、 〔０ ０ … ０ … ０ ０〕 となり、以後、その出力は、読み出しアドレスク
ロツクRaをカウントすることによつて、 〔０ ０ … ０ … ０ １〕 〔０ ０ … ０ … １ ０〕 〓 となる。 ４ははランダムアクセスメモリ（以下、RAM
と称する）で、書き込み、読み出し動作が実行さ
れるアドレスは上記反転手段７の出力 〔Wn−１…Wi… W2W1〕 読み出し用アドレスカウンタ２のカウント出力 〔RnRn−１…Ri… R2R1〕 によつてそれぞれ指定され、第２図に示すように
なる。 同図において説明すると、RAM４の書き込み
が実行されるアドレスは上記反転手段７の出力に
よつて指定され、そのアドレスは、動作開始時の
初期状態では、 〔１ ０ … ０ … ０ ０〕 となり、以後、 〔１ ０ … ０ … ０ １〕 〔１ ０ … ０ … １ ０〕 〓 となる。 一方、読み出しが実行されるアドレスは上記読
み出し用アドレスカウンタ２のカウント出力によ
つて指定され、そのアドレスは、動作開始時の初
期状態では、 〔０ ０ … ０ … ０ ０〕 となり、以後、 〔０ ０ … ０ … ０ １〕 〔０ ０ … ０ … １ ０〕 〓 となる。 すなわち、これらの書き込み、読み出し動作は
動作開始時の初期状態では、RAM４内のアドレ
スで 〔１ ０ … ０ … ０ ０〕 の距離を隔てた、すなわち、RAM４の総容量の
１／２の距離を隔てたアドレスで並行して行われる。 一方、RAM４の指定のアドレスに書き込まれ
た入力データは上記読み出しアドレスクロツク
Raに同期して形成されたラツチ信号Rrに同期し
てラツチ回路６から逐次出力される。 第３図に入力データの書き込み、読み出し動作
とその出力との関係を示す。 〔考案の効果〕 以上のような構成により、(イ)従来技述のよう
な、動作開始時からデータ総量がメモリ容量のほ
ぼ半分になる時点まで読み出し動作を不動状態に
保持することが不要で、そのための不動作状態に
保持する期間の検出手段や保持手段が不要とな
る、(ロ)反転手段を附加するだけの簡単な構成であ
る、(ハ)FIFOメモリを用いたものに比較して大容
量のものが実現できる、効果がある。
第１図は本考案の非同期データ書き込み読み出
し回路の構成を示す図、第２図は同、ランダムア
クセスメモリの書き込み、読み出し動作が実行さ
れるアドレスを示す図、第３図は同、入力データ
の書き込み、読み出し動作とその出力との関係を
示す図、第４図は従来の非同期データ書き込み読
み出し回路の構成を示す図である。 １……書き込み用アドレスカウンタ、２……読
み出し用アドレスカウンタ、３……アドレスセレ
クタ、４……ランダムアクセスメモリ、５……入
力バツフア回路、６……ラツチ回路、７……反転
手段、８……インバータ回路。
し回路の構成を示す図、第２図は同、ランダムア
クセスメモリの書き込み、読み出し動作が実行さ
れるアドレスを示す図、第３図は同、入力データ
の書き込み、読み出し動作とその出力との関係を
示す図、第４図は従来の非同期データ書き込み読
み出し回路の構成を示す図である。 １……書き込み用アドレスカウンタ、２……読
み出し用アドレスカウンタ、３……アドレスセレ
クタ、４……ランダムアクセスメモリ、５……入
力バツフア回路、６……ラツチ回路、７……反転
手段、８……インバータ回路。
Claims (1)
- 【実用新案登録請求の範囲】 (イ) 書き込みアドレスクロツクWaをカウントし
て、 〔WnWn−１…Wi… W2W1〕 なるカウント出力を出力する書き込み用アドレ
スカウンタ１。 (ロ) 読み出しアドレスクロツクRaをカウントし
て、 〔RnRn−１…Ri… R2R1〕 なるカウント出力を出力する読み出し用アドレ
スカウンタ２。 (ハ) 上記書き込み用アドレスカウンタ１、読み出
し用アドレスカウンタ２のカウント出力を選択
して、当該カウント出力によりランダムアクセ
スメモリ４の書き込み、読み出しが実行される
アドレス 〔WnWn−１…Wi… W2W1〕 または 〔RnRn−１…Ri… R2R1〕 をセレクトするアドレスセレクタ３。 (ニ) ランダムアクセスメモリ４。 からなり、入力データを上記書き込みアドレス
クロツクWaに同期して形成された書き込み信
号Wrに同期して上記ランダムアクセスメモリ
４の指定のアドレスに逐次書き込み、指定のア
ドレスに書き込まれた入力データを上記読み出
しアドレスクロツクRaに同期して形成された
ラツチ信号Rrに同期して逐次読み出すように
した構成において、 (ホ) 上記書き込み用アドレスカウンタ１のカウン
ト出力 〔WnWn−１…Wi… W2W1〕 の所定の桁のビツト出力〔Wi〕を反転して、 〔WnWn−１…… W2W1〕 なる出力を得る反転手段７。 を具備し、当該反転手段７の出力 〔WnWn−１…… W2W1〕 によつて指定されるランダムアクセスメモリ４
のアドレスから入力データを逐次書き込むとと
もに、上記読み出し用アドレスカウンタ２のカ
ウント出力 〔RnRn−１…Ri… R2R1〕 によつて指定されるランダムアクセスメモリ４
のアドレスから入力データを逐次読み出すこと
を特徴とする非同期データ書き込み読み出し回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17457885U JPH0241693Y2 (ja) | 1985-11-13 | 1985-11-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17457885U JPH0241693Y2 (ja) | 1985-11-13 | 1985-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284836U JPS6284836U (ja) | 1987-05-30 |
| JPH0241693Y2 true JPH0241693Y2 (ja) | 1990-11-07 |
Family
ID=31113092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17457885U Expired JPH0241693Y2 (ja) | 1985-11-13 | 1985-11-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241693Y2 (ja) |
-
1985
- 1985-11-13 JP JP17457885U patent/JPH0241693Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6284836U (ja) | 1987-05-30 |
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