JPS59228441A - Ｐｃｍ記録再生装置のクロツク形成回路 - Google Patents
Ｐｃｍ記録再生装置のクロツク形成回路Info
- Publication number
- JPS59228441A JPS59228441A JP10367783A JP10367783A JPS59228441A JP S59228441 A JPS59228441 A JP S59228441A JP 10367783 A JP10367783 A JP 10367783A JP 10367783 A JP10367783 A JP 10367783A JP S59228441 A JPS59228441 A JP S59228441A
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- Japan
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- signal
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＰＣＭ記録再生装置のエンコーダに用いられる
ランダムアクセス・メモリ（ＲＡ’Ｍ ）のデータ入出
力を制御するためのクロック形成回路に関する。
ランダムアクセス・メモリ（ＲＡ’Ｍ ）のデータ入出
力を制御するためのクロック形成回路に関する。
Ｐ ＣＭ記録再生装置において、Ａ／Ｄ変換器において
デジタル化されたデータを記録媒体に記録するに先立ち
、データのフォーマット化が行なわれる。−例を示すと
、１データフイールドは１３２ブロツクで構成され、１
ブロツクはつぎのように構成される。ブロック同期語３
ビツト、ブロックアドレス語８ビツト、情報語８ビツト
×６、パリティ語ＰおよびＱ８ビット×２、誤り訂正語
（ＣＲＣＣ）１６ビツトでありブロック同期語を除く６
語をデータ語と呼ぶことにする。
デジタル化されたデータを記録媒体に記録するに先立ち
、データのフォーマット化が行なわれる。−例を示すと
、１データフイールドは１３２ブロツクで構成され、１
ブロツクはつぎのように構成される。ブロック同期語３
ビツト、ブロックアドレス語８ビツト、情報語８ビツト
×６、パリティ語ＰおよびＱ８ビット×２、誤り訂正語
（ＣＲＣＣ）１６ビツトでありブロック同期語を除く６
語をデータ語と呼ぶことにする。
上記フィールドの構成は従来、逐次６秤処理回路によっ
て行われていたが、同一出願人によって昭和５８年５月
３０口に特許出願されたｒＰＣＭ記録再生装置のエンコ
ーダ」と題する発明においては、３フイ一ルド分の記憶
容量を有するＲＡＭ（ランダムアクセス・メモリ）を使
用したエンコーダが開示されている。このエンコーダに
おいては入力データを１フイールドづつ逐次ＲＡＭに入
３− 力し、入力し終った後所要のインタリーブ（バースト符
号誤りの対策として行われるデータ語の順序の入れ替え
）や、パリティ語ＰおよびＱの値の決定等を行ない、最
も早く入力したフィールドからフォーマットを完成する
。そしてフォーマットの完成し終ったフィールドは、新
しいフィールドの入力の合間を縫って時分割で出力され
、記録媒体へ送られる。
て行われていたが、同一出願人によって昭和５８年５月
３０口に特許出願されたｒＰＣＭ記録再生装置のエンコ
ーダ」と題する発明においては、３フイ一ルド分の記憶
容量を有するＲＡＭ（ランダムアクセス・メモリ）を使
用したエンコーダが開示されている。このエンコーダに
おいては入力データを１フイールドづつ逐次ＲＡＭに入
３− 力し、入力し終った後所要のインタリーブ（バースト符
号誤りの対策として行われるデータ語の順序の入れ替え
）や、パリティ語ＰおよびＱの値の決定等を行ない、最
も早く入力したフィールドからフォーマットを完成する
。そしてフォーマットの完成し終ったフィールドは、新
しいフィールドの入力の合間を縫って時分割で出力され
、記録媒体へ送られる。
上記のようなエンコーダ回路を原理的に簡単に示したの
が第１図である。ＲＡＭ１は、上記のフィールドのうち
情報語とパリティ語のみ（１，３２０語）を３フイ一ル
ド分記憶できる容量を有する４キロバイトのＲＡＭであ
る。
が第１図である。ＲＡＭ１は、上記のフィールドのうち
情報語とパリティ語のみ（１，３２０語）を３フイ一ル
ド分記憶できる容量を有する４キロバイトのＲＡＭであ
る。
ＲＡＭへの入力（書込）クロックは例えば１゜５１２
Ｍｌｌｚであり、出力（読出し）クロックは５゜７９０
Ｍ臣とする。ＲＡＭ１はアドレスバス２とデータバス３
を有する。入力アドレス発生回路４は、入力クロックを
受信して、データ語およびパリティ語を格納すべきアド
レス（以下入力アドレスという）を決定する。入力アド
レス制御回路５４− は制御信号Ｂ７によって制御され、入力アドレスをアド
レスバス２へ送出する。
Ｍｌｌｚであり、出力（読出し）クロックは５゜７９０
Ｍ臣とする。ＲＡＭ１はアドレスバス２とデータバス３
を有する。入力アドレス発生回路４は、入力クロックを
受信して、データ語およびパリティ語を格納すべきアド
レス（以下入力アドレスという）を決定する。入力アド
レス制御回路５４− は制御信号Ｂ７によって制御され、入力アドレスをアド
レスバス２へ送出する。
出力アドレス発生回路６は出力クロックを受信して、出
力する語のアドレス（出力アドレスという）を決定する
。出力アドレス制御回路７はクロック形成回路８によっ
て形成された制御信号Ｂ７に応動して出力アドレスを表
わす信号をアドレスバス２へ通す。Ｂ７はＢ７の補信号
を示す。入力データ制御回路９は書込制御Ｉ信弓Ｗに応
動して、Ａ／Ｄ変換器からの入力情報語をデータバス３
へ送出する。
力する語のアドレス（出力アドレスという）を決定する
。出力アドレス制御回路７はクロック形成回路８によっ
て形成された制御信号Ｂ７に応動して出力アドレスを表
わす信号をアドレスバス２へ通す。Ｂ７はＢ７の補信号
を示す。入力データ制御回路９は書込制御Ｉ信弓Ｗに応
動して、Ａ／Ｄ変換器からの入力情報語をデータバス３
へ送出する。
パリティ計算回路１０は、パリティ制御信号Ｐ１、Ｑｌ
に応動してＲＡＭの既に入力された語を読出してパリテ
ィＨｐおよびＱの計算をし、制御信号Ｐ２．Ｑ２に応動
して算出されたＰ、ＱをＲＡＭに書込む。
に応動してＲＡＭの既に入力された語を読出してパリテ
ィＨｐおよびＱの計算をし、制御信号Ｐ２．Ｑ２に応動
して算出されたＰ、ＱをＲＡＭに書込む。
上記の入力情報語の四込みとＰおよびＱ・の書込みとは
時分割で行われ、フィールドのフォーマットは入力順に
完成する。
時分割で行われ、フィールドのフォーマットは入力順に
完成する。
入力は比較的ゆっくりした速さで行われるから、５−
上記の処即を行った上でもまだＲＡＭは十分に時間的余
裕を持っている。
裕を持っている。
ＲＡＭの中のフォーマットが完成したフィールドから、
上記入力および計算の合間を縫ってデータバス３へ出力
される。ＲＡＭのデータバス３の読出し占込みは、読出
し書込み制御回路１１を書込み制御信号Ｗおよび読出制
御信号Ｒによって制御することによって行われる。
上記入力および計算の合間を縫ってデータバス３へ出力
される。ＲＡＭのデータバス３の読出し占込みは、読出
し書込み制御回路１１を書込み制御信号Ｗおよび読出制
御信号Ｒによって制御することによって行われる。
クロック形成回路８は、ＲＡＭの入力および出力動作を
時分割で行うための制御信号Ｂ７を形成する。
時分割で行うための制御信号Ｂ７を形成する。
入力クロック信号と出力クロック信号との周波数はお互
いに同期の関係にない。クロック形成回路に両者が同時
に入力される場合がある。このような場合にいずれを優
先させるか、すなわちＢ７と８７のいずれかを遅らせる
かに関する論理を有し、それを確実に実行するクロック
形成回路８が必要となる。
いに同期の関係にない。クロック形成回路に両者が同時
に入力される場合がある。このような場合にいずれを優
先させるか、すなわちＢ７と８７のいずれかを遅らせる
かに関する論理を有し、それを確実に実行するクロック
形成回路８が必要となる。
本発明は、ＰＣＭ記録再生装置のエンコーダに６一
用いるＲＡＭの入出力を時分割で制御するための簡単で
確実なりロック形成回路を提供することを目的とする。
確実なりロック形成回路を提供することを目的とする。
本発明によるクロック形成回路は、出力クロック信号を
受信して計数し、ブロックの最初のデータ語の始まりを
示す信号を発生する第１のカウンタと、出力クロック信
号を受信して計数し、２′１１３桁の出力を与える第２
のカウンタと、第２のカウンタの最上位桁の出力信号を
受信して２３！計数を行ない、第３および第４桁日の出
力信号を第１のＮＡＮＤ回路に与える第３のカウンタと
、上記の第１カウンタからの出力信号によってセットさ
れ第１のＮΔＮＤ回路の出力信号によってリセットされ
、セットされた時第２のカウンタおよび第３のカウンタ
の両方にクリア信号を−うえる第１のフリップフロップ
と、第２のカウンタの各桁の出力信号を入力とする第２
のＮＡＮＤ回路と、・第２のカウンタの出力の第１桁の
信号と第２および第３桁の信号の補信号とを入力とする
第３のＮＡＮＤ回路と、第２および第３のＮＡＮＤ回路
のそれぞれの出力信号をセットおよびリセット信月とし
て入力する第２のフリップ７０ツブと、第２の７リツプ
フロツプの出力をセット信号とし、入力クロック信号を
リセット信号として入力する第４のカウンタと、第４の
カウンタの第１桁日の出力信８と入力クロツク信号とを
入力とし、ＲＡＭからのデータの読出可能期間を示す信
号を送出する第４のＮＡＮＤ回路により構成する。
受信して計数し、ブロックの最初のデータ語の始まりを
示す信号を発生する第１のカウンタと、出力クロック信
号を受信して計数し、２′１１３桁の出力を与える第２
のカウンタと、第２のカウンタの最上位桁の出力信号を
受信して２３！計数を行ない、第３および第４桁日の出
力信号を第１のＮＡＮＤ回路に与える第３のカウンタと
、上記の第１カウンタからの出力信号によってセットさ
れ第１のＮΔＮＤ回路の出力信号によってリセットされ
、セットされた時第２のカウンタおよび第３のカウンタ
の両方にクリア信号を−うえる第１のフリップフロップ
と、第２のカウンタの各桁の出力信号を入力とする第２
のＮＡＮＤ回路と、・第２のカウンタの出力の第１桁の
信号と第２および第３桁の信号の補信号とを入力とする
第３のＮＡＮＤ回路と、第２および第３のＮＡＮＤ回路
のそれぞれの出力信号をセットおよびリセット信月とし
て入力する第２のフリップ７０ツブと、第２の７リツプ
フロツプの出力をセット信号とし、入力クロック信号を
リセット信号として入力する第４のカウンタと、第４の
カウンタの第１桁日の出力信８と入力クロツク信号とを
入力とし、ＲＡＭからのデータの読出可能期間を示す信
号を送出する第４のＮＡＮＤ回路により構成する。
以下本発明の実施例について図面を参照しながら詳細に
説明する。
説明する。
第２図はクロック形成回路の実施例の回路図である。ま
た第２図にアルファベットで示す各点における信号の波
形の時間的関係を第３図に示す。
た第２図にアルファベットで示す各点における信号の波
形の時間的関係を第３図に示す。
クロック形成回路に供給される入力信ｇは前述のように
出力クロック信号Ａおよび入力クロック信号Ｃである（
第１図参照）。本実施例ではＡは５．７９０Ｍｌ１ｚで
あり、Ｃは１．５１２ＭＨｚである。
出力クロック信号Ａおよび入力クロック信号Ｃである（
第１図参照）。本実施例ではＡは５．７９０Ｍｌ１ｚで
あり、Ｃは１．５１２ＭＨｚである。
カウタ２１は出力クロツク信号へを受信し、各ブロック
におけるブロック同期語に続く語の列の始まりを示す信
号Ｂをフリップフロップ（以下ＦＦという）２４のセッ
ト端子へ送出する。ＦＦ２４はＲ８ＦＦであり、信号Ｂ
が「０」になった時出力Ｑから信号「１」が送出され、
カウンタ２２およびカウンタ２３にクリヤ（カウンタを
ゼロにする）信号として与えられ、カウンタ２２および
２３の計数値を、各ブロックの始めに「０」に設定する
。
におけるブロック同期語に続く語の列の始まりを示す信
号Ｂをフリップフロップ（以下ＦＦという）２４のセッ
ト端子へ送出する。ＦＦ２４はＲ８ＦＦであり、信号Ｂ
が「０」になった時出力Ｑから信号「１」が送出され、
カウンタ２２およびカウンタ２３にクリヤ（カウンタを
ゼロにする）信号として与えられ、カウンタ２２および
２３の計数値を、各ブロックの始めに「０」に設定する
。
カウンタ２２は出力クロックＡを入力ＣＰ（計数すべき
パルス入力）とし、２進３桁の計数を行なう。ＱＡ、Ｑ
Ｂ、ＱＣはそれぞれ計数された数の第１、第２、第３桁
を表わす信号である。
パルス入力）とし、２進３桁の計数を行なう。ＱＡ、Ｑ
Ｂ、ＱＣはそれぞれ計数された数の第１、第２、第３桁
を表わす信号である。
カウンタ２３の入力ＣＰに対して、カウンタ２２の第３
桁の出力ＱＣがインバータを介して印加される。これに
より、カウンタ２３は１語（バイト）１カウントで計数
する。カウンタ２３の第３および第４桁を表わす信号Ｑ
ＣおよびＱＤはＮΔＮＤ回路２５へ供給される。この結
果、ＮＡＮＤ回路２５はカウンタ２３が１０進１２を計
数する一〇− ときｒＯＪの信号を出力する。このｒＯＪ信号は「「２
４のリセット信号として供給されＦＦ２４をリセットす
る・。
桁の出力ＱＣがインバータを介して印加される。これに
より、カウンタ２３は１語（バイト）１カウントで計数
する。カウンタ２３の第３および第４桁を表わす信号Ｑ
ＣおよびＱＤはＮΔＮＤ回路２５へ供給される。この結
果、ＮＡＮＤ回路２５はカウンタ２３が１０進１２を計
数する一〇− ときｒＯＪの信号を出力する。このｒＯＪ信号は「「２
４のリセット信号として供給されＦＦ２４をリセットす
る・。
上述のＦＦ２４、カウンタ２２のＱＣ，カウンタ２３、
ＮＡＮＤ回路２５から成るループによって、第３図のＧ
に示すように各ブロックにおいてブロック同期語の後に
続くｏ〜１１のデータ語について以下に述べる動作が適
用される。
ＮＡＮＤ回路２５から成るループによって、第３図のＧ
に示すように各ブロックにおいてブロック同期語の後に
続くｏ〜１１のデータ語について以下に述べる動作が適
用される。
カウンタ２２の各桁の出力信号ＱＡ、ＱＢ、ＱＣは、同
時に２つのＮＡＮＤ回路２６および２７に供給される。
時に２つのＮＡＮＤ回路２６および２７に供給される。
この際ＮＡＮＤ回路２７に対してはＱＡ、ＱＢ、 ＱＣ
はそのまま入力されるが、ＮΔＮＤ回路２６に対しては
ＱＢおよびＱＣはインパークを介して供給される。そし
てＮＡＮＤ回路２６および２７の出力はそれぞれＦＦ２
８のセットおよびリセット入力として供給される。この
接続によってＦＦ２８は、６語の継続期間（出）］クロ
ックの８周期）のうち第２周期から第７周期まで１１」
で他は［０］である信号を出力する。
はそのまま入力されるが、ＮΔＮＤ回路２６に対しては
ＱＢおよびＱＣはインパークを介して供給される。そし
てＮＡＮＤ回路２６および２７の出力はそれぞれＦＦ２
８のセットおよびリセット入力として供給される。この
接続によってＦＦ２８は、６語の継続期間（出）］クロ
ックの８周期）のうち第２周期から第７周期まで１１」
で他は［０］である信号を出力する。
カウンタ２９は上記の信号りをクリヤ信丹入力１０−
とし入力クロック信号ＣをＣＰ大入力し計数値の第１桁
の信号（ＱＡ）Ｅを出力する。信号Ｅは更に信号Ｃと共
にＮＡＮＯ回路３０に供給され、その結果ＮＡＮＤ回路
３０の出力として信号Ｆが得られる。信号Ｆは第１図に
おける信号Ｂ７に相当し、この信号が「○」の間にＲＡ
Ｍからデータ語が読出されるように出力制御回路７（第
１図参照）を制御する。
の信号（ＱＡ）Ｅを出力する。信号Ｅは更に信号Ｃと共
にＮＡＮＯ回路３０に供給され、その結果ＮＡＮＤ回路
３０の出力として信号Ｆが得られる。信号Ｆは第１図に
おける信号Ｂ７に相当し、この信号が「○」の間にＲＡ
Ｍからデータ語が読出されるように出力制御回路７（第
１図参照）を制御する。
以上）本べたように出力クロックの８語の中間６周期間
に最初に到来した入力クロック信号が「１」となる半周
期が、ＲＡＭからの出力のために使用される。
に最初に到来した入力クロック信号が「１」となる半周
期が、ＲＡＭからの出力のために使用される。
上記の説明から明らかであるように、クロック形成回路
に対して入力および出力クロックが同時に供給されても
優先順位は確実に入力に与えられる。
に対して入力および出力クロックが同時に供給されても
優先順位は確実に入力に与えられる。
第１図は、クロック形成回路が適用されるＲＡＭを用い
たＰＣＭ記録再生装置のエンコーダの概略ブロック図で
ある。 第２図はクロック形成回路の実施例を示す回路図である
。 第３図は、第２図の回路図の各部における信号の波形図
である。 ２１・・・・・・第１のカウンタ、 ２２・・・・・・第２のカウンタ、 ２３・・・・・・第３のカウンタ、 ２４・・・・・・第１のフリップフロップ、２５・・・
・・・第１のＮＡＮＤ。 ２６・・・・・・第２のＮＡＮＤ。 ２７・・・・・・第３のＮＡＮＤ。 ２８・・・・・・第２のフリップ７０ツブ、２９・・・
・・・第４のカウンタ、 ３ｏ・・・・・・第４のＮＡＮＤ０ 出願人 新日本電気株式会社 代理人 弁理士 増田竹夫
たＰＣＭ記録再生装置のエンコーダの概略ブロック図で
ある。 第２図はクロック形成回路の実施例を示す回路図である
。 第３図は、第２図の回路図の各部における信号の波形図
である。 ２１・・・・・・第１のカウンタ、 ２２・・・・・・第２のカウンタ、 ２３・・・・・・第３のカウンタ、 ２４・・・・・・第１のフリップフロップ、２５・・・
・・・第１のＮＡＮＤ。 ２６・・・・・・第２のＮＡＮＤ。 ２７・・・・・・第３のＮＡＮＤ。 ２８・・・・・・第２のフリップ７０ツブ、２９・・・
・・・第４のカウンタ、 ３ｏ・・・・・・第４のＮＡＮＤ０ 出願人 新日本電気株式会社 代理人 弁理士 増田竹夫
Claims (1)
- 【特許請求の範囲】 １、データを記録媒体に記録するに先立ちＲＡＭに入力
して各種前処理を施しながらフォーマットの完成したデ
ータフィールドを前記ＲＡＭから時分割で出力するＰＣ
Ｍ記録再生装置のエンコーダにおける前記ＲＡＭの時分
割入出力を制御するためのクロック形成回路であって、 出力クロック信号を受信してＲ１数し、ブロックの最初
のデータ語の始まりを示す信号を発生する第１のカウン
タと、前記出力クロック信号を受信して計数し２３！３
桁の出力を与える第２のカウンタと、第２のカウンタの
最上位桁の出力信号を受信して２進計数を行ない第３お
よび４桁目の出力信号を第１のＮＡＮＤ回路に与える第
３のカウンタと、第１カウンタからの出力信号によって
セットされ第１のＮＡＮＤ回路の出力信号によってリセ
ッ１へされ、セットされた時第２のカウンタおよび第３
のカウンタの両方にクリア信号を与える第１のフリップ
フロップと、第２のカウンタの各桁の出力信号を入力と
する第２のＮＡＮＤ回路と、第２のカウンタの出力の第
１桁の信号と第２および第３桁の信号の補信号とを入力
とする第３のＮＡＮＤ回路と、第２および第３のＮΔＮ
Ｄ回路のそれぞれの出力信号をセットおよびリセット信
号として入力する第２のフリップフロップと、第２の７
リツプ７０ツブの出力をクリア信号とし入力クロック信
号を計数信号として入力する第４０カウンタと、第４の
カウンタの第１行目の出力信号と前記入力クロック信号
とを入力とし前記ＲＡＭからのデータ読出可能期間を示
す信号を送出する第４のＮΔＮＯ回路を含むことを特徴
とするクロック形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10367783A JPS59228441A (ja) | 1983-06-10 | 1983-06-10 | Ｐｃｍ記録再生装置のクロツク形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10367783A JPS59228441A (ja) | 1983-06-10 | 1983-06-10 | Ｐｃｍ記録再生装置のクロツク形成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59228441A true JPS59228441A (ja) | 1984-12-21 |
Family
ID=14360415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10367783A Pending JPS59228441A (ja) | 1983-06-10 | 1983-06-10 | Ｐｃｍ記録再生装置のクロツク形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228441A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768954A (en) * | 1980-10-17 | 1982-04-27 | Pioneer Electronic Corp | Memory controller |
-
1983
- 1983-06-10 JP JP10367783A patent/JPS59228441A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768954A (en) * | 1980-10-17 | 1982-04-27 | Pioneer Electronic Corp | Memory controller |
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