JP2702181B2 - Ｆｉｆｏメモリ制御回路 - Google Patents

Ｆｉｆｏメモリ制御回路

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JP2702181B2
JP2702181B2 JP63253939A JP25393988A JP2702181B2 JP 2702181 B2 JP2702181 B2 JP 2702181B2 JP 63253939 A JP63253939 A JP 63253939A JP 25393988 A JP25393988 A JP 25393988A JP 2702181 B2 JP2702181 B2 JP 2702181B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、FIFO（先入れ先出し）メモリに関
し、そしてさらに具体的には、FIFOメモリのための制御
回路に関する。
従来技術 FIFOメモリが、非常に公知である。FIFOメモリの１つ
の形式は、制御回路に関連したランダム・アクセス・メ
モリ（RAM）を含む。制御回路は、データのRAMへの書き
込みとデータのRAMからの読み出しを制御するために使
用される。
そのようなFIFOシステムは、注目される次の米国特許
によって例示される。1986年10月７日日付のA.Helen他
による米国特許第４、616、338号、1986年５月27日日付
のA.Huang他による米国特許第４、592、019号、1984年
２月21日日付のS.Torii他による米国特許第４、433、39
4号、1979年７月31日日付のS.Suzuki他による米国特許
第４、163、291号、1971年８月24日日付のH.J.Gray他に
よる米国特許第３、601、809号である。これらの現存の
FIFOメモリに関する欠点は、それらがメッセージ・モー
ドにおいて動作せず、そしてデータをメモリから再読み
出しする、又はデータをメモリに再書き込みする能力を
有さないということである。さらに、それは、比較的大
きくかつ複雑なアップ／ダウン・カウンターを使用す
る。
問題点を解決するための手段 本発明は、先行技術に類似し、２つのカウンターを有
するが、さらに各カウンターにおいて特別なビットを使
用し、適切な論理回路構成で使用された時、FIFOに対す
る状態（又は制御）信号、即ち空又はフル、を生成す
る。本発明の動作は、「メッセージ」モージである。１
つの実施態様において、本発明の動作は、メモリのセク
ションを再書き込みし、かつメモリのセクションを再読
み出しする能力を提供する。本発明はまた、アップ／ダ
ウン・カウンターと関連複雑性を取り除く。
言い換えれば、本発明は、第１入力クロック信号をカ
ウントし、かつFIFOメモリに、書き込みアドレス情報を
表す第１バイナリ信号を提供する第１カウンターと、第
２入力クロック信号をカウントし、かつ前記FIFOメモリ
に、読み出しアドレス情報を表す第２バイナリ信号を提
供する第２カウンターと、第１単一事象クロック信号に
応答して、前記第１バイナリ信号を選択的に受信して記
憶する第１記憶手段と、第２単一事象クロック信号に応
答して、前記第２バイナリ信号を選択的に受信して記憶
する第２記憶手段と、前記第１記憶手段に記憶された前
記第１バイナリ信号を、前記第２カウンターにより提供
された前記第２バイナリ信号と比較して、前記FIFOメモ
リが空であるか否かを指示する第１比較信号を生成する
比較手段と、前記第２記憶手段に記憶された前記第２バ
イナリ信号を、前記第１カウンターにより提供された前
記第１バイナリ信号と比較して、前記FIFOメモリがフル
であるか否かを指示する第２比較信号を生成する比較手
段と、を具備するものである。
言い換えれば、本発明は、第１スタートカウントから
第１入力クロック信号をカウントし、かつFIFOメモリ
に、書き込みアドレス情報を表す第１バイナリ信号を提
供する第１リローダブルカウンターと、第２スタートカ
ウントから第２入力クロック信号をカウントし、かつFI
FOメモリに、読み出しアドレス情報を表す第２バイナリ
信号を提供する第２リローダブルカウンターと、第１単
一事象クロック信号に応答して、前記第１バイナリ信号
を選択的に受信して記憶する第１記憶手段と、第２単一
事象クロック信号に応答して、前記第２バイナリ信号を
選択的に受信して記憶する第２記憶手段と、前記第１記
憶手段に記憶された前記第１バイナリ信号を、第１リロ
ーダブルカウンターに、前記第１スタートカウントとし
て再びセットするリロード手段と、前記第２記憶手段に
記憶された前記第２バイナリ信号を、前記第２リローダ
ブルカウンターに、前記第２スタートカウントとして再
びセットするリロード手段と、前記第１記憶手段に記憶
された前記第１バイナリ信号を、前記第２カウンターに
より提供された前記第２バイナリ信号と比較して、前記
FIFOメモリが空であるか否かを指示する第１比較信号を
生成する比較手段と、前記第２記憶手段に記憶された前
記第２バイナリ信号を、前記第１カウンターにより提供
された前記第１バイナリ信号と比較して、前記FIFOメモ
リがフルであるか否かを指示する第２比較信号を生成す
る比較手段と、を具備し、これにより最上位ビットより
も小さなマルチプレクサの出力は、FIFOメモリをアドレ
ス指定するために使用される。
実施例 発明は、今、添付の図面を参照してさらに詳細に記載
される。この場合幾つかの図面の各々における同様な番
号は、同一参照文字によって識別される。
第１図は、公知の技術により構成されたFIFOメモリ回
路10を単純化形式において示す。回路10は、FIFO制御回
路11とFIFOメモリ12を含む。FIFOメモリ12は、データ入
力ポート13と、データ出力ポート14と、アドレス・ポー
ト16とを有するランダム・アクセス・メモリ（RAM）で
ある。
FIFO制御回路11は、アップ・カウンター17と、アップ
・カウンター18と、マルチプレクサ19と、アップ／ダウ
ン・カウンター20とを含み、第１図に示された如く、相
互連結される。カウンター17と18は、示された如く、ク
ロック信号Ａによって計時される。アップ・カウンター
17は、示された如く、ライト・イネーブル入力Ｅを有
し、そしてアップ・カウンター18は、示された如く、リ
ード・イネーブル入力Ｅを有する。バス22におけるカウ
ンター18の出力は、マルチプレクサ19の入力ポートＡに
適用される。バス23におけるカウンター17の出力は、マ
ルチプレクサ19の入力ポートＢに適用される。マルチプ
レクサ19の出力ポートＣは、制御ポート21における制御
信号によって選択された時、入力ポートＡ又は入力ポー
トＢのいづれかの信号をバス24に適用する。アップ・カ
ウンター17は、モデル74F163であり、アップ・カウンタ
ー18は、モデル74F163であり、マルチプレクサ19は、モ
デル74F157であり、そしてアップ／ダウン・カウンター
20は、モデル74F199である。
FIFOメモリ回路10の初期状態がRAM12に記憶データな
しであり、カウンター17と18が、ゼロ出力、そしてカウ
ンター20が、出力０においてRAM12が空であることを指
示する（即ち、出力０はゼロである）と仮定する。デー
タは、RAM12に記憶されると仮定する。イネーブル信号
（即ち、論理１）がカウンター17のＥ入力に適用される
間、データは、RAM12の入力ポート13にシーケンシャル
に適用される。カウンター17は、カウントを増大させ、
バス23によりマルチプレクサ19に適用される。マルチプ
レクサ19の制御入力21に適用された制御信号は、マルチ
プレクサ19の入力ポートＢをマルチプレクサ19の出力ポ
ートＣに結合させ、そしてこうしてバス24と、それから
RAM12のアドレス・ポート16に結合される。結果とし
て、入力ポート13に適用されたデータは、RAM12におけ
るシーケンシャルな位置に記憶され、それらのアドレス
は、カウンター17によって決定される。
記憶されるデータの総てが今、RAM12に記憶され、そ
してその総て又は幾らかを検索したい（即ち、RAM12か
ら読み出し）と仮定する。リード・イネーブル信号（即
ち、論理１）がアップ・カウンター18のＥ入力に適用さ
れる。カウンター18は、カウントを増大させ、バス22に
よりマルチプレクサ19に適用される。マルチプレクサ19
の制御入力21に適用される制御信号は、マルチプレクサ
19の入力ポートＡをマルチプレクサ19の出力ポートＣに
結合させ、そしてこうしてバス24と、それからRAM12の
アドレス・ポート16に結合させる。結果として、連続ア
ドレスが、RAM12に適用され、そしてアドレス指定ロケ
ーションに記憶されたデータは、代わってRAM12のデー
タ出力ポート14に適用される。
アップ／ダウン・カウンター20は、RAM12の状態、即
ち、RAM12がフルか、空か、又はそれらの間のどこかで
あるか、を追跡するために使用される。カウンター17の
入力Ｅからのライト・イネーブル信号は、カウンター20
のアップ入力端子Ｕに適用される（ここで適用された信
号は、カウンター20にカウントを増大させる、即ち、カ
ウント・アップ）。カウンター18の入力Ｅからのリード
・イネーブル信号は、カウンター20のダウン入力端子Ｄ
に適用される（ここで適用された信号は、カウンター20
にカウントを減少させる、即ち、カウント・ダウン）。
カウンター20の出力端子０は、RAM12の状態を指示する
カウント（即ち、数字）を保持する。言い換えれば、RA
M12が空であるならば、出力０は、ゼロである。RAM12が
フルであるならば、出力０は、この例に対してFFF（16
進）である。０とFFF（16進）の間の番号は、RAM12がフ
ルである測度を指示する。数字が大きいほど、RAM12は
よりフルである。
これは、もちろん、RAM12が空であった時、カウンタ
ー20がゼロで開始したという事実の結果である。データ
が、（カウンター17によってアドレス指定された如く）
RAM12に記憶された時、カウンター20はカウント・アッ
プする。データが、（カウンター18によってアドレス指
定された如く）RAM12から検索（読み出）された時、カ
ウンター20は、カウント・ダウンする。
第２図は、本発明により構成されたFIFOメモリ回路11
0の１つの好ましい実施態様を単純化形式において示
す。回路110は、FIFO制御回路111とFIFOメモリ112を含
む。FIFOメモリ112は、ランダム・アクセス・メモリ（R
AM）であり、データ入力ポート113と、データ出力ポー
ト114と、アドレス・ポート116を有する。
FIFO制御回路111は、ライト・カウンター117（例え
ば、アップ・カウンター、モデル74F163）、リード・カ
ウンター118（例えば、アップ・カウンター、モデル74F
163）、マルチプレクサ119（モデル74F157）、比較器12
6（モデル74688）、及び比較器127（モデル74688）を含
み、第２図に示された如く相互連結される。
カウンター117と118は、示された如く、クロック信号
Ａ（4.096MHz）によって計時される。カウンター117と1
18は共通クロックＡによって計時されて示されるが、そ
れらは、２つの異なるクロックによって計時されること
に注意せよ。しかし、制御（例えば、セットアップ時
間）の容易さのために、カウンター117と118は、共通ク
ロック（例えば、ＡとＡ）から２つの180度位相外れ信
号によって計時されることが好ましい。ライト・カウン
ター117は、示された如く、ライト・イネーブル入力Ｅ
を有し、そしてリード・カウンター118は、示された如
く、リード・イネーブル入力Ｅを有する。最上位又はオ
ーバーフロー・ビットMSBよりも小さなカウンター118の
出力は、バス122により、マルチプレクサ119の入力ポー
トＡと比較器127の入力ポートＡの両方に適用される。
最上位又はオーバーフロー・ビットMSBよりも小さなカ
ウンター117の出力は、バス123により、マルチプレクサ
119の入力ポートＢと比較器127の入力ポートＢの両方に
適用される。ｎビットがRAM112をアドレス指定するため
に必要とされるならば、カウンター117は、（ｎ＋１）
ビット・カウンターであり、そしてカウンター118もま
た、（ｎ＋１）ビット・カウンターであることに注意せ
よ。
マルチプレクサ119の出力ポートＣは、制御ポート121
における制御信号によって選択された如く、入力ポート
Ａ又は入力ポートＢのいづれかからの信号をバス124に
適用する。
カウンター117の最上位ビットMSBは、リード線131に
より、比較器126の入力IN1に適用されることに注意せ
よ。また、カウンター118の最上位MSBは、リード線132
により、比較器126の入力IN2に適用される。比較器126
は、＝のラベルの付いた出力を有する。比較器126の２
つの入力が同一（即ち、両方論理０又は論理１）である
ならば、比較器126の出力＝（即ち、出力信号125）は、
論理１である。比較器126の２つの入力が同一でないな
らば、比較器126の出力＝（即ち、出力信号125）は、論
理０である。出力信号125は、インバーター128に適用さ
れ、その出力は、出力信号129である。
出力信号125と129は、第２図に示された如く、それぞ
れ、ANDゲート133と134に適用される。ANDゲート133と1
34の他の入力は、第２図に示された如く、比較器127の
出力ポート137からの出力信号136である。比較器127の
入力ポートＡに適用された信号が、比較器127の入力ポ
ートＢに適用された信号に等しい時、ポート137におけ
る出力信号136は、論理１である。そうでなければ、出
力信号136は、論理０である。
FIFOメモリ回路110の初期状態がRAM112に記憶データ
なしであり、そしてカウンター117と118が、ゼロ出力を
有すると仮定する。結果として、リード線131と132にお
ける信号は、同一（両方論理０）であり、そして出力＝
における比較器125の出力（即ち、信号125）は、論理０
である。同様に、比較器127のそれぞれ入力ＡとＢに適
用されたバス122と123における信号は、同一であり、そ
して比較器127からの出力信号136は、論理１信号であ
る。
結果として、ANDゲート133の出力、即ち、空指示、は
論理１信号である。ANDゲート134の出力、即ちフル指
示、は論理０信号である。
データは、RAM112に記憶されると仮定する。データ
は、イネーブル信号（即ち、論理１）がカウンター117
のＥ入力に適用される間、RAM112の入力ポート113にシ
ーケンシャルに適用される。カウンター117は、カウン
トを増大させ、バス123によりマルチプレクサ119に適用
される。マルチプレクサ119の制御入力121に適用された
制御信号は、マルチプレクサ119の入力ポートＢをマル
チプレクサ119の出力ポートＣに結合させ、そしてこう
してバス124と、それからRAM112のアドレス・ポート116
に結合させる。結果として、入力ポート113に適用され
たデータは、RAM112におけるシーケンシャルなロケーシ
ョンに記憶され、そのアドレスは、カウンター117によ
って決定される。
カウンター117がカウントを増大させる時、バス123に
おける信号は、もはやバス122における信号に等しくは
なく、そして結果として、比較器127からの出力信号136
は、論理０信号に変化する。これは、ANDゲート133の出
力が、論理０信号になり、そしてANDゲート134の出力は
論理０信号にとどまるという結果を有する。比較器126
の出力は、まだ変化しないことに注意せよ。
RAM112は、カウンター117が停止され、かつカウンタ
ー118がRAM112からデータの読み出しを開始するために
イネーブルされる時、単に部分的に満たされる（例え
ば、1K）とする。ANDゲート133と134の出力状態は、カ
ウンター118の出力が、カウンター117の内容に等しくな
るまで、不変のままである（即ち、それぞれ、論理０と
０とである。）その時点において、比較器127からの出
力信号136は、論理１になり、そして結果として、ANDゲ
ート133の出力は、論理１であり、そしてANDゲート134
の出力は、論理０のままである。これは、（カウンター
117の制御の下で）RAM112に記憶された総てが、（カウ
ンター118の制御の下で）RAM112から検索されたため
に、RAM112が空であることを指示する。
今、さらに多くのデータがRAM112に記憶されるとす
る。前の如く、データは、イネーブル信号（即ち、論理
１）がカウンター117のＥ入力に適用される間、RAM112
の入力ポート113にシーケンシャルに適用される。カウ
ンター117は、カウントを増大させ、バス123によりマル
チプレクサ119に適用される。マルチプレクサ119の制御
入力121に適用された制御信号は、マルチプレクサ119の
入力ポートＢをマルチプレクサ119の出力ポートＣに結
合させ、そしてこうして、バス124と、それからRAM112
のアドレス・ポート116に結合させる。結果として、入
力ポート113に適用されたデータは、RAM112におけるシ
ーケンシャルなロケーションに記憶され、そのアドレス
は、カウンター117によって決定される。
カウンター117がカウントを増大させる時、バス123に
おける信号は、もはやバス122における信号に等しくな
く、そして結果として、比較器127からの出力信号136
は、論理０信号に変化する。これは、ANDゲート133の出
力が、論理０信号になり、そしてANDゲート134の出力が
論理０信号にとどまるという結果を有する。これは、RA
M122が、空でもフルでもないことを指示する。比較器12
6の出力はまだ変化していないことに注意せよ。
カウンター117が、カウントを増大し続け、そしてMSB
が論理０であり、かつ残りのビットが総て論理１である
状況に達したとする。言い換えれば、バス123は、RAM11
2に対する最高位の可能なアドレスを保持している（カ
ウンター117は、RAM112をアドレス指定するために必要
とされた以外に１つの特別なビットを有する、即ち、ｎ
ビットがRAM112をアドレス指定するために必要とされる
ならば、カウンター117は、ｎ＋１びットを有する）。
次のクロック・パルスにおいて、カウンター117は、最
上位ビットMSBにおいて論理111に変化し、そしてビット
の残りは、総て論理０である。
これは、比較器127の出力信号136が論理０にとどまり
（即ち、ポートＡとＢにおける入力は等しくない）、そ
して比較器126の出力は、論理０になるために変化する
という結果になる。これは、ANDゲート133が、両方の入
力において論理０を有し（結果として出力において論理
０）、そしてANDゲート134は、２つの入力において論理
０と論理１の両方を有する（結果として出力において論
理０）ことを意味する。こうして、ANDゲート133と134
の出力は、RAM112がフルでも空でもないことを指示し続
ける。
カウンター117がカウントを増大し続ける時、それ
は、バス123における出力がバス122におけるカウンター
118の出力に等しい状況に達する。その時点において、
比較器127からの出力信号136は、論理１になる。これ
は、ANDゲート133の出力が論理０にとどまり、そしてAN
Dゲート134の出力が、（両方の入力が今論理１であるた
めに）RAM112がフルであることを指示する論理１になる
という結果になる。
第３図は、本発明により構成されたFIFOメモリ回路21
0を単純化形式において示す。回路210は、FIFO制御回路
211とFIFOメモリ212を含む。FIFOメモリ212は、ランダ
ム・アクセス・メモリ（RAM）であり、データ入力ポー
ト213、データ出力ポート214、及びアドレス・ポート21
6を有する。
FIFO制御回路211は、ライト・カウンター217（例え
ば、アップ・カウンター、モデル74F163）、リード・カ
ウンター218（例えば、アップ・カウンター、モデル74F
163）、マルチプレクサ219（モデル74F157）、比較器24
1（モデル74688）、及び比較器248（モデル74688）、比
較器（モデル74688）、ライト・レジスター243、及びリ
ード・レジスター244を含み、第３図に示された如く総
て相互連結される。
カウンター217と218は、示された如く、クロック信号
Ａによって計時される。ライト・カウンター217は、示
された如く、ライト・イネーブル入力Ｅを有し、そして
リード・カウンター218は、示された如く、リード・イ
ネーブル入力Ｅを有する。最上位又はオーバーフロー・
ビットMSBを含むカウンター218の出力は、マルチプレク
サ219の入力ポートＡ、レジスター244、及び比較器241
の入力ポートＡに、バス222により適用される（MSBは、
マルチプレクサ219又はRAM212によって必要とされない
ことに注意せよ）。最上位又はオーバーフロー・ビット
MSBを含むカウンター217の出力は、マルチプレクサ242
の入力ポートＢ、レジスター243、及び比較器242の入力
ポートＢに、バス223により適用される（MSBは、マルチ
プレクサ219又はRAM212によって必要とされないことに
注意せよ）。
マルチプレクサ219の出力ポートＣは、制御ポート221
における制御信号によって選択された如く、入力ポート
Ａ又は入力ポートＢのいづれかからの信号をバス224に
適用する。
レジスター243と244は、それぞれ、単一事象クロック
信号Ｂと単一事象クロックＣによって計時される。単一
事象クロックＢは、ライト・カウンター217が増大を停
止した時（即ち、書き込みが修了された時）発生するパ
ルスであり、そしてカウンター218によって達せられた
最終カウントが、リード・レジスター244に記憶され
る。
第３図のFIFOメモリ回路210は、「メッセージ」モー
ドにおいて動作することに注意せよ。即ち、レジスター
243と244に記憶された値は、それぞれ書き込み又は読み
出しが完了されるまで更新されないという事実のため
に、状態変化（即ち、フル又は空）がインジケーターに
おいて反映される前に、多増分が必要とされる。言い換
えれば、完全な「メッセージ」は、状態変化が行われる
前に、書き込み又は読み出されなければならない。
第３図の実施態様における１つの比較は、フル条件を
指示するために、比較器242により、ライト・カウンタ
ー217とリード・カウンター244の間で行われる。別の比
較は、空条件を指示するために、比較器241により、リ
ード・カウンター218とライト・レジスター243の間で行
われる。
さらに詳細には、ライト・レジスター243の内容は、
比較器241のＢ入力に適用され、一方リード・カウンタ
ー218の出力は、比較器241のＡ入力に適用される。比較
器241のＡとＢ入力における信号が、両方同一（即ち、
等しい）ならば、比較器241からの出力信号246は、論理
１信号である。そうでなければ、論理０信号である。
類似の方法により、第３図に示された如く、リード・
レジスター244の内容は、比較器251と248のＡ入力に適
用され、一方ライト・カウンター217の出力は、比較器2
51と248のＢ入力に適用される。比較器248は、最上位ビ
ット（MSB）を比較し、一方比較器251は、各信号の残り
のビットを比較することに注意せよ。
比較器248のＡとＢ入力における信号が等しいなら
ば、比較器248からの出力信号249は、論理０信号であ
る。そうでなければ、論理１信号である。比較器251の
ＡとＢ入力における信号が、等しいならば、比較器251
の＝出力からの出力信号252は、論理１信号である。そ
うでなければ、論理０信号である。
信号249と252は、示された如く、ANDゲート253に適用
される。ANDゲート253の出力は、第３図に示された如
く、信号247である（これは、もちろん比較器242の出力
である）。
FIFOメモリ回路210の初期状態がRAM212に記憶データ
なしで、カウンター217と218が、各々ゼロ出力を有し、
そしてレジスター243と244が、各々ゼロに等しい内容を
有すると仮定する。結果として、比較器241の入力Ａと
Ｂにおける信号は、同一（両方共論理０）であり、そし
て比較器241からの出力信号246は、（空を指示する）論
理１信号である。同様に、比較器248の入力ＡとＢにお
ける信号は、同一（両方共論理０）であり、そして比較
器251の入力ＡとＢにおける信号も、同一（総て論理
０）である。結果として、比較器248からの出力信号249
は、論理０信号であり、そして比較器251からの出力信
号252は、論理１信号である。結果として、比較器242か
らの出力信号247は、（非フルを指示する）論理０信号
である。
データが、RAM212に記憶されると仮定する。データ
は、イネーブル信号（即ち、論理１）がカウンター217
のＥ入力に適用される間、RAM212の入力ポート213にシ
ーケンシャルに適用される。カウンター217は、カウン
トを増大させ、バス223によりマルチプレクサ219に適用
される。マルチプレクサ219の制御入力221に適用された
制御信号は、マルチプレクサ219の入力ポートＢをマル
チプレクサ219の出力ポートＣに結合させ、そしてこう
してバス224と、それからRAM212のアドレス・ポート216
に結合させる。結果として、入力ポート213に適用され
たデータは、RAM212におけるシーケンシャルなロケーシ
ョンに記憶され、そのアドレスは、カウンター217によ
って決定される。
カウンター217がカウントを増大させる時、比較器251
のＢ入力における信号は、もはや比較器251のＡ入力に
おける信号に等しくない。カウントが非常に高くなる
（即ち、最上位ビットが論理１になる）まで、比較器24
8からの出力信号249は、論値０にとどまり、そして（一
旦カウンター217がカウントを開始するならば、比較器2
51のＡとＢ入力における信号は異なるために）比較器25
1からの出力信号252は、論理０になる。結果として、AN
Dゲート253は、入力に対して２つの論理０信号を有し、
そして出力信号247は、非フルを指示する論理０のまま
である。
これが発生する間、カウンター218は、なおゼロにお
り、そしてレジスター243はまた、ゼロにいる。結果と
して、比較器241のＡとＢ入力に適用された信号は、変
化せず、そしてなお等しい（即ち、両方共ゼロ）。結果
として、出力信号246は、空を指示する論理１信号のま
まである。
カウンター217が停止される時、RAM212は単に部分的
に満たされる（例えば、1K）とする。その時点におい
て、レジスター243は、単一事象クロックＢによって計
時され、そしてバス223における信号（即ち、カウンタ
ー217によって到達されたカウント）が、レジスター243
に記憶される。これが発生する時、比較器241のＡとＢ
入力は、もはや等しい信号を保持せず、そして比較器24
1からの出力信号246は、非空を指示する論理０信号にな
る。比較器242からの出力信号247は、非フルを指示する
論理０において不変のままである。
今、カウンター218は、RAM212からのデータの読み出
しを開始するためにイネーブルされると仮定する。出力
信号247は、比較器242への入力信号がまだ変化していな
いために、変化しない。出力信号246は、カウンター218
の出力がラッチ243の内容に等しくなるまで、（論理０
において）不変のままである。その時点において、比較
器241への２つの入力は等しく、そして出力信号246は、
RAM212が空であることを指示する論理１信号になる。
カウンター218が停止される時に、レジスター244は、
単一事象クロックＣによって計時され、そしてバス222
における信号（即ち、カウンター218によって到達され
たカウント）は、レジスター244に記憶される。これが
発生する時、比較器251のＡとＢ入力は、等しい信号を
保持し、そして比較器242からの出力信号247は、非フル
を指示する論理０のままである。
今、さらに多くのデータがRAM212に記憶されるとす
る。前の如く、データは、イネーブル信号（即ち、論理
１）がカウンター217のＥ入力に適用される間、RAM212
の入力ポート213にシーケンシャルに適用される。カウ
ンター217は、カウントを増大させ、バス223によりマル
チプレクサ219に適用される。マルチプレクサ219の制御
入力221に適用された制御信号は、マルチプレクサ219の
入力ポートＢをマルチプレクサ219の出力ポートＣに結
合させ、そしてこうしてバス224と、それからRAM212の
アドレス・ポート216に結合させる。結果として、入力
ポート213に適用されたデータは、RAM212におけるシー
ケンシャルなロケーションに記憶され、そのアドレス
は、カウンター217によって決定される。
カウンター217がカウントを増大する時、比較器241に
適用された信号は、（まだ）変化せず、そして出力信号
246は、RAM212が空であることを指示する論理１のまま
である。
カウンター217がカウントを増大させる時、比較器251
のＢ入力に適用された信号は、変化する。比較器251の
Ａ入力に適用された信号は、同一（即ち、レジスター24
4の内容）のままである。結果として、出力信号247は、
非フルを指示する論理０信号である。
カウンター217がカウントを増大させ続け、そしてMSB
が論理０であり、かつ残りのビットが総て論理１である
状況に達したとする。言い換えれば、バス223は、RAM21
2に対する最高位の可能なアドレスを保持する（カウン
ター217は、RAM212をアドレス指定するために必要とさ
れた以外に１つ特別なビットを有することを思い出せ。
即ち、ｎビットがRAM212をアドレス指定するために必要
とされるならば、カウンター217は、ｎ＋１ビットを有
する）。次のクロック・パルスにおいて、カウンター21
7は、最上位ビットMSBにおいて論理１に変化し、そして
残りのビットは、総て論理０である。
これは、比較器248のＢとＡ入力が、それぞれ論理１
と論理０になるという結果となる。結果として、比較器
248からの出力信号249は、論理１信号である。比較器25
1のＢ入力は、総て論理０であり、そしてＡ入力は、バ
イナリにおいて1Kである。結果として、比較器251から
の出力信号252は、論理０信号（非等価入力）である。
これは、ANDゲート253における入力は、論理１と論理０
であり、出力信号247は、非フルを指示する論理０であ
るという結果を有することを意味する。
カウンター217が、カウントを増大させ続ける時、比
較器251の入力Ｂに適用された信号（即ち、最上位ビッ
トよりも小さいなカウンター217の出力）は、最終的に
比較器251の入力Ａに適用された信号（即ち、最上位ビ
ットよりも小さなラッチ244の出力）に等しい。これが
発生する時、比較器251からの出力信号252は、論理１信
号（等しい入力）になる。比較器248からの出力信号249
は、論理１信号にとどまり、そしてANDゲート253からの
出力信号247は、RAM212がフルであることを指示する論
理１信号になる。比較器241からの信号246は、まだ、RA
M212が空でないことを指示する論理０であることに注意
せよ。
信号247が、RAM212がフルであることを指示する論理
１になる時、カウンター217は、カウントを増大させる
ことを停止する。レジスター243は、単一事象クロック
Ｂによって計時され、カウンター217の内容はレジスタ
ー243の記憶されるという結果を有する。これは、比較
器241の入力Ｂが、今、新値を有するという結果を有す
る。比較器241の入力Ｂにおける値は、最上位ビットを
除いて、入力Ａにおける値と同一である。入力Ｂにおけ
る値は、最上位ビットに対して論理１を有し、そして入
力Ａにおける値は、最上位ビットに対して論理０を有す
る。結果として、比較器241の入力は、等しくなく、そ
して出力信号246は、非空を指示する論理０である。
RAM212は、今フルである（信号246は論理０であり、
そして信号247は、論理１である）ために、もはやデー
タはRAM212に書き込まれない。データは、単に、次の段
階として読み出される。
今、カウンター218は、RAM212からのデータの読み出
しを開始することをイネーブルされるとする。出力信号
247は、比較器242への入力信号がまだ変化しいない（即
ち、信号247は、フル条件を指示する論理１のままであ
る）ために、即時に変化しない。出力信号246は、カウ
ンター218の出力がレジスター243の内容に等しくなるま
で、（論理０において）不変のままである。その時点に
おいて、比較器241への２つの入力は、等しく、そして
出力信号246は、RAM212が空であることを指示する論理
１信号になる。
カウンター218が停止される時点において（即ち、信
号246が論理１になる時）、レジスター244は、単一事象
クロックＣによって計時され、そしてバス222における
信号（即ち、カウンター218によって到達されたカウン
ト）は、レジスター244に記憶される。これが発生する
時、比較器248と251のＡとＢ入力は、等しい信号を保持
し、そして出力信号247は、非フルを指示する論理０に
なる。
第３図の実施態様のモードにおいて動作された回路
は、メッセージ指向であるという利点を有し、そしてこ
のため、メッセージ指向であるデータの比較的なめらか
な転送を許容する。
第４図は、本発明により構成されたFIFOメモリ回路31
0の１つの好ましい実施態様を単純化形式において示
す。第４図の実施態様は、第３図に示されたものに類似
であるが、レジスター244とカウンター218の間にバス26
1と、レジスター243とカウンター217の間にバス262が付
加される。
バス261と262の付加は、レジスター243と244の間のフ
ィードバックを付加し、そして対応するカウンター217
と218は、それぞれ、FIFOメモリ212の内容においてより
多くの制御を許容する。
ライト・レジスター243からライト・カウンター217を
リロードすることにより、FIFOメモリ212において記憶
された（書き込まれた）メッセージは、消去される。こ
れは、レジスター243が、カウンター217の開始カウント
を含み、そしてレジスター243が、単一事象クロックＢ
によって計時されるまで、カウンター217の最終カウン
トを記憶しないために発生する。結果として、単一事象
クロックＢ信号を提供しないことにより、レジスター24
3は、カウンター217の開始カウントを含む。このカウン
トは、それから、バス262によりカウンター217に挿入さ
れる。結果として、カウンター217がカウントを再び開
始する時、それは、以前のカウントにおいて開始し、そ
してFIFOメモリ212に記憶されるデータは、すでに記憶
されたデータにオーバーライトする。
同様に、リード・レジスター244からリード・カウン
ター218をリロードすることにより、FIFOメモリ212から
読み出されたメッセージは、再読み出しのために保持さ
れる。これは、レジスター244が、カウンター218の開始
カウントを含み、そしてレジスター244が、単一事象ク
ロックＣによって計時されるまで、カウンター218の最
終カウントを記憶しないために発生する。結果として、
単一事象クロックＣ信号を提供しないことにより、レジ
スター244は、カウンター218の開始カウントを含む。こ
のカウントは、それから、バス261によりカウンター218
に挿入される。結果として、カウンター218が再びカウ
ントを開始する時、それは以前のカウントで開始し、そ
してFIFOメモリから今読み出された（アドレス指定）デ
ータは、メモリ212からすでに読み出しされたデータで
ある。
一般の応用において、（ライト・カウンター217によ
り）１つのメッセージを書き込んだ後、ライト・カウン
ター243は、ライト・カウンター217の内容により更新さ
れ、こうしてメッセージを「受け取る」。メッセージを
書き込むコントロール（図示されていない）が、保全問
題（例えばパリティ）を検出するならば、ライト・レジ
スター243の内容によるライト・カウンター217のリロー
ドはメッセージを「排除する」。
読み出し動作において、リード・レジスター244は、
通常、リード・カウンター218から更新され、こうしてF
IFOメモリに記憶されたメッセージを「パージ」する。
しかし、受信コントロール（図示されていない）が保全
問題（例えばパリティ）を指示するならば、それは、リ
ード・レジスター244の内容をカウンター218にリロード
し、リトライ（再送信）のためにメモリ212においてメ
ッセージを「保持」する。
２つのインジケータ（即ち、空インジケータ又は信号
246とフル・インジケータ又は信号247）とカウンター21
7と218の間に幾つかの組み込みインターロックがあり、
FIFOメモリ212がフルになる時カウンター217が増分する
のを防止し、そしてこれによりオーバーライトを防止す
る。事実、その場合、メッセージの部分の自動排除は、
メッセージの最後に行われる。また、リード・カウンタ
ー218は、FIFOメモリ212が空であるならば増分を防止さ
れ、これによりエラーによるフルの指示を回避する。こ
れらの特徴は、本発明の説明を混乱させないために、図
面において示されなかった。
【図面の簡単な説明】
第１図は、先行技術のFIFOメモリの簡単化ブロック図。 第２図は、本発明を理解するために役立つFIFOメモリの
簡単化ブロック図。 第３図は、本発明により構成されたFIFOメモリの１つの
実施態様の簡単化ブロック図。 第４図は、本発明により構成されたFIFOメモリの１つの
好ましい実施態様の簡単化ブロック図。 210……FIFOメモリ回路 211……制御回路 212……FIFOメモリ手段 217……第１カウンタ手段 219……マルチプレクサ手段 222……第２バイナリ信号 223……第１バイナリ信号 241……第１比較手段 243……第１記憶手段 244……第２記憶手段 246……第１制御信号
フロントページの続き (72)発明者 カルミネ・アントニオ・チヤンチベロ カナダ国ケイ２イー６シー２・オンタリ オ・ネピアン・ヒリアードアベニユー 88 (72)発明者 ヨウセフ・アルフレツド・ゲアダ カナダ国ケイ２ジー３エス８・オンタリ オ・ネピアン・クレイグヘンリイドライ ブ 107 (56)参考文献 特開 昭58−191043（ＪＰ，Ａ) 特開 昭60−262242（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】第１入力クロック信号をカウントし、かつ
    FIFOメモリに、書き込みアドレス情報を表す第１バイナ
    リ信号を提供する第１カウンターと、 第２入力クロック信号をカウントし、かつ前記FIFOメモ
    リに、読み出しアドレス情報を表す第２バイナリ信号を
    提供する第２カウンターと、 第１単一事象クロック信号に応答して、前記第１バイナ
    リ信号を選択的に受信して記憶する第１記憶手段と、 第２単一事象クロック信号に応答して、前記第２バイナ
    リ信号を選択的に受信して記憶する第２記憶手段と、 前記第１記憶手段に記憶された前記第１バイナリ信号
    を、前記第２カウンターにより提供された前記第２バイ
    ナリ信号と比較して、前記FIFOメモリが空であるか否か
    を指示する第１比較信号を生成する比較手段と、 前記第２記憶手段に記憶された前記第２バイナリ信号
    を、前記第１カウンターにより提供された前記第１バイ
    ナリ信号と比較して、前記FIFOメモリがフルであるか否
    かを指示する第２比較信号を生成する比較手段と、 を具備することを特徴とするFIFOメモリ制御回路。
  2. 【請求項２】第１スタートカウントから第１入力クロッ
    ク信号をカウントし、かつFIFOメモリに、書き込みアド
    レス情報を表す第１バイナリ信号を提供する第１リロー
    ダブルカウンターと、 第２スタートカウントから第２入力クロック信号をカウ
    ントし、かつFIFOメモリに、読み出しアドレス情報を表
    す第２バイナリ信号を提供する第２リローダブルカウン
    ターと、 第１単一事象クロック信号に応答して、前記第１バイナ
    リ信号を選択的に受信して記憶する第１記憶手段と、 第２単一事象クロック信号に応答して、前記第２バイナ
    リ信号を選択的に受信して記憶する第２記憶手段と、 前記第１記憶手段に記憶された前記第１バイナリ信号
    を、前記第１リローダブルカウンターに、前記第１スタ
    ートカウントとして再びセットするリロード手段と、 前記第２記憶手段に記憶された前記第２バイナリ信号
    を、前記第２リローダブルカウンターに、前記第２スタ
    ートカウントとして再びセットするリロード手段と、 前記第１記憶手段に記憶された前記第１バイナリ信号
    を、前記第２カウンターにより提供された前記第２バイ
    ナリ信号と比較して、前記FIFOメモリが空であるか否か
    を指示する第１比較信号を生成する比較手段と、 前記第２記憶手段に記憶された前記第２バイナリ信号
    を、前記第１カウンターにより提供された前記第１バイ
    ナリ信号と比較して、前記FIFOメモリがフルであるか否
    かを指示する第２比較信号を生成する比較手段と、 を具備することを特徴とするFIFOメモリ制御回路。
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