JP3453829B2 - データ送信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、それぞれに任意の送
信タイミングが指定された一定長のパラレルデータを、
指定されたタイミングでシリアルデータに変換して出力
するデータ送信装置に関する。

【０００２】

【従来の技術】送信データとそのデータの送信タイミン
グとを一対のパラレルデータとして読み込み、指定され
たタイミングで送信データをシリアルデータに変換して
出力するシリアルデータ送信方式は、例えばＭＩＤＩ
（Musical Instrument Digital Interface）データの送
信等に頻繁に使用されている。この種のデータ送信方式
においては、送信データの内容もさることながら、送信
インターバルをいかに正確に実現するかが重要であり、
従来は、ソフトウェアによって送信インターバルを正確
に管理してデータを入出力することがなされている。

【０００３】

【発明が解決しようとする課題】ところで、通常、送信
インターバルを特定する時間データと、この時間データ
で特定されるインターバルが経過した時点で送信される
主データとは、一対のパラレルデータとしてデータ送信
装置に与えられるが、時間データの計測開始タイミング
と、主データの送信タイミングとは、本質的にはずれて
おり、そのためのタイミング調整がＣＰＵの負荷を増大
させるという問題がある。また、タイミング調整用のデ
ータバッファとしてメモリを備えることも考えられる
が、この場合でも、時間データと主データとの読出しタ
イミングが異なるため、ハード構成やアドレス管理が複
雑になるという問題点がある。

【０００４】この発明はこのような問題点を解決するた
めになされたもので、ＣＰＵの負担を軽減しすると共
に、正確なデータ送信を簡単な回路構成で実現すること
ができるデータ送信装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】この発明に係るデータ送
信装置は、送信される主データと、この主データの送信
インターバルを特定する時間データとを一対にしたパラ
レルデータを読み込み、前記時間データで特定されたイ
ンターバルが経過した時点で前記主データをシリアルデ
ータに変換して出力するデータ送信装置において、 前記
時間データ及び前記主データを一対のパラレルデータと
して同時に記憶し、同時に読み出すデータバッファと、
このデータバッファから同時に読み出された前記時間デ
ータ及び前記主データのうち前記時間データを入力しこ
の時間データをカウントしてタイムアップ信号を出力す
ると共に、このタイムアップ信号によって次の時間デー
タを前記データバッファから入力するタイマー回路と、
前記データバッファから同時に読み出された時間データ
及び前記主データのうち前記主データを格納し、前記タ
イムアップ信号に従って、格納した前記主データを出力
すると共に、次の前記主データを前記データバッファか
ら入力する保持手段と、前記タイムアップ信号に従って
前記保持手段から前記主データをパラレルに取り込みシ
リアルデータに変換して出力する出力回路とを備えたこ
とを特徴とする。

【０００６】この発明の好ましい態様においては、前記
一対のパラレルデータのうちの時間データを第１の書き
込み信号によって格納する第１のレジスタと、前記一対
のパラレルデータのうちの主データを第２の書き込み信
号によって格納する第２のレジスタとを更に備え、前記
データバッファは、書き込みアドレス生成手段及び読出
しアドレス生成手段を備え、前記第２の書き込み信号に
よって前記第１及び第２のレジスタに格納された時間デ
ータ及び主データを読み込むと共に前記書き込みアドレ
ス生成手段からの書き込みアドレスを更新し、前記タイ
ムアップ信号によって前記時間データ及び主データを読
出すと共に前記読出しアドレス生成手段からの読出しア
ドレスを更新するものであることを特徴とする。

【０００７】また、前記データバッファがエンプティー
状態であるかどうかを判別し、エンプティー状態から最
初の前記タイムアップ信号が発生した場合に、前記保持
手段に残存している主データを前記出力回路に転送した
のち、前記データバッファがエンプティー状態でなくな
るまで以後の前記出力回路への前記主データの転送を禁
止する制御手段を備えるようにしてもよい。

【０００８】更に、前記データバッファがエンプティー
状態であるかどうかを判別し、エンプティー状態から最
初の前記データバッファへの前記パラレルデータの書き
込みがなされた場合に、直ちに前記データバッファから
前記パラレルデータを読み出し、前記時間データを前記
タイマー回路に格納すると共に前記主データを前記保持
手段に格納し、且つ前記保持手段から前記出力回路への
前記主データの転送を禁止する制御手段を備えるように
してもよい。

【０００９】

【作用】この発明によれば、時間データと主データとを
同時にデータバッファに書き込み、同時に読出したの
ち、主データのみを保持手段に一旦保持させ、時間デー
タはタイマー回路に供給しタイムアップ信号を出力させ
たうえで、保持手段に保持された主データを出力回路に
供給することによってタイミング調整をしているので、
データバッファに対するアクセスを時間データと主デー
タとで同時に行うことができる。このため、時間データ
用及び主データ用のメモリを１つに兼用することができ
るうえ、アドレス管理も容易になるので、回路規模も低
減することができる。また、ＣＰＵは、送信インターバ
ルを管理する必要がないうえ、時間データと送信データ
の供給タイミングも考慮する必要がないので、その負荷
は大幅に軽減される。

【００１０】なお、このように、データバッファに対し
て時間データと主データとを同時にアクセスすることが
できるので、データバッファからのリードライトのタイ
ミングを決定する信号で、書き込みアドレス及び読み出
しアドレスをインクリメントするようにすれば、アドレ
ス制御が極めて簡単になる。

【００１１】また、前記データバッファが未読データの
記憶されていないエンプティー状態から最初の前記タイ
ムアップ信号が発生した場合に、前記保持手段に残存し
ている主データを前記出力回路に転送したのち、エンプ
ティー状態でなくなるまで以後の出力回路への主データ
の転送を禁止する制御手段を更に備えるようにすれば、
一群のデータの最後のデータを送信した後に、誤ったデ
ータを送信してしまう不具合が解消される

【００１２】同様に、前記データバッファが未読データ
の記憶されていないエンプティー状態から最初の前記デ
ータバッファへの前記パラレルデータの書き込みがなさ
れた場合に、直ちに前記データバッファから前記パラレ
ルデータを読み出し、前記時間データを前記タイマー回
路に格納すると共に前記主データを前記保持手段に格納
し、且つ前記保持手段から前記出力回路への前記主デー
タの転送を禁止する制御手段を更に備えるようにすれ
ば、一群のデータの最初のデータを送信する際にも、リ
セット信号入力の特別な処理を施さずに、継続的に次の
データの送信を開始することができる。また、この発明
に係るデータ送信方法は、送信される主データと、この
主データの送信インターバルを特定する時間データとを
一対にしたパラレルデータを読み込み、前記時間データ
で特定されたインターバルが経過した時点で前記主デー
タをシリアルデータに変換して出力するデータ送信方法
において、前記時間データ及び前記主データを一対のパ
ラレルデータとしてデータバッファに同時に記憶し、同
時に読み出すステップと、このデータバッファから同時
に読み出された前記時間データ及び前記主データのうち
前記時間データをカウントしてタイムアップ信号を生成
すると共に、このタイムアップ信号によって次の時間デ
ータを前記データバッファから出力させるステップと、
前記データバッファから同時に読み出された時間データ
及び前記主データのうち前記主データを所定の保持手段
に格納させ、前記タイムアップ信号に従って、格納した
前記主データを出力すると共に、次の前記主データを前
記所定の保持手段に入力させるステップと、前記タイム
アップ信号に従って前記所定の保持手段から前記主デー
タをパラレルに取り込みシリアルデータに変換して出力
するステップとを備えたことを特徴とする。

【００１３】

【実施例】以下、添付の図面を参照してこの発明の実施
例について説明する。図１はこの発明の実施例に係るデ
ータ送信装置のブロック図である。この装置は、時間デ
ータ及び主データを入力し、時間データで指定された送
信インターバルで主データをパラレル／シリアル変換し
て出力するもので、タイマー回路１、分周回路２、出力
回路３、２つのレジスタ回路４，５、データバッファ及
びラッチ回路７を備えて構成されている。この装置に入
力されるデータは、図示しないＣＰＵから入力データバ
スｇを介して供給され、時間データと主データとを一対
にしたパラレルデータである。時間データは、先に送信
された主データから次の主データの送信までのインター
バルを指定したデータ、主データは１ワード単位、１バ
イト単位といった一定長のパラレル送信データである。

【００１４】時間データは、時間データ書き込み信号ｗ
１によってレジスタ回路４に格納される。また、主デー
タは、主データ書き込み信号ｗ２によってレジスタ回路
５に格納される。レジスタ回路４，５にそれぞれ格納さ
れた時間データ及び主データは、メモリライト信号ｗに
よってデータバッファ回路６のメモリー回路６１，６２
にそれぞれ書き込まれる。メモリー回路６１，６２は、
ライトアドレス生成回路６３から出力されるライトアド
レスに従ってデータをその中に書き込み、リードアドレ
ス生成回路６４から出力されるリードアドレスに従って
記憶されているデータを読み出す。ライトアドレス生成
回路６３は、メモリライト信号ｗの入力によってライト
アドレスをインクリメントし、リードアドレス生成回路
６３は、後述するタイムアップ信号ｂによってリードア
ドレスをインクリメントする。メモリー回路６１，６２
は、ここでは異なる回路のように記述されているが、時
間データと主データとは、メモリー回路６１，６２の同
一のアドレスに記憶されるので、メモリー回路６１，６
２は、１つのメモリー回路内の異なる記憶部分とするこ
とができる。

【００１５】このデータバッファ回路６から読み出され
た時間データは、タイマー回路１にロードされる。タイ
マー回路１は、時間データがロードされると、この時間
データを端子ＣＫに供給されるシステムクロックａに従
ってダウンカウントする。そして、カウント値が０にな
ったときに発生するタイムアップ信号ｂを出力すると共
に、次の時間データをロードする。タイムアップ信号ｂ
は、データバッファ回路６のメモリリード信号であると
同時に、分周回路２及び出力回路３にも与えられる。

【００１６】分周回路２は、送信クロック生成回路を構
成するもので、タイマー回路１と同様にその端子ＣＫに
供給される高速のシステムクロックａをカウントする。
分周回路２は、端子Ｓに供給されるタイムアップ信号ｂ
によってセット又はリセットされ、システムクロックａ
を所望のタイミングに分周して送信クロックとしてのシ
フトクロックｃを出力する。このシフトクロックｃは出
力回路３に供給される。出力回路３は、例えばシフトレ
ジスタ等から構成され、ラッチ回路７に格納された主デ
ータを、端子Ｌに供給されるタイムアップ信号ｂに応答
してパラレルにロードし、分周回路２から供給されるシ
フトクロックｃに従って主データをシリアルに出力す
る。

【００１７】図２は、この回路の動作を示すタイミング
チャートである。図示しないＣＰＵからは、データバス
ｇを通じて時間データΔｔi （ｉ＝…，ｎ−１，ｎ，ｎ
＋１，…：以下同じ）と主データｄi とが交互に供給さ
れる。時間データΔｔi は書き込み信号ｗ１が、その端
子Ｌに供給されることによってレジスタ４に書き込ま
れ、主データｄi は、書き込み信号ｗ２によってレジス
タ５に書き込まれる。書き込み信号ｗ２が、書き込み信
号ｗ１に対して遅れている場合、書き込み信号ｗ２の発
生によってこれらの２つのデータΔｔi ，ｄi がレジス
タ４，５に揃えられる。そこで、書き込み信号ｗ２の反
転信号をメモリライト信号とし、メモリー回路６１，６
２にデータを書き込むようにしている。メモリー回路６
１，６２にデータが書き込まれると、その直後にライト
アドレス生成回路６３からのライトアドレスＡi がイン
クリメントされる。メモリー回路６１，６２への書き込
み動作は、読出し動作とは独立に実行することができ
る。従って、時間データ及び主データの供給タイミング
は任意でよい。

【００１８】一方、タイマー回路１からタイムアップ信
号ｂが出力されると、このタイムアップ信号ｂを受けた
ラッチ回路７は、格納されている主データｄi-1 を出力
回路３にロードし、主データｄi-1 のシリアルデータ転
送が開始される。続いて、時間データΔｔi と主データ
ｄi とがメモリー回路６１，６２からそれぞれ同時に読
み出され、時間データΔｔi がタイマー回路１にロード
され、主データｄi がラッチ回路７に格納される。そし
て、リードアドレス生成回路６４から出力されるリード
アドレスＡi がインクリメントされる。タイマー回路１
は、時間データΔｔi のロードと同時にダウンカウント
を開始する。そのカウント値が０になると、次のタイム
アップ信号ｂが出力され、次のデータに関して上記と同
様の処理が実行される。このように、データバッファ回
路６に対するリード及びライト動作は、時間データと主
データとで同時になされるから、リード及びライト動作
タイミングの生成やアドレス生成等の処理が非常に楽に
なり、回路も簡素化することができる。

【００１９】図３は、シリアルデータの送信タイミング
を示すタイミングチャートである。タイムアップ信号ｂ
とシフトクロックｃとは、共に高速のシステムクロック
ａに同期しているが、シフトクロックｃは、システムク
ロックａを分周して得た低速クロックであるから、タイ
ムアップ信号ｂとシフトクロックｃとが位相同期すると
は限らない。そこで、この回路では、分周回路２からの
シフトクロックｃをタイムアップ信号ｂの前方エッジに
よってリセットし、後方エッジによってセットすること
により、タイムアップ信号ｂの発生直後のシフトクロッ
クｃの位相を強制的にタイムアップ信号ｂの位相に合致
させるように補正している。この結果、不確定な処理遅
延や非同期誤差等が発生することなく、正確且つ忠実な
データ送信インターバルを実現することができる。

【００２０】図４は、この発明の他の実施例に係るデー
タ送信装置のブロック図であり、図１と同一部分には同
一符号を付してある。この実施例の装置が先の実施例の
装置と異なる点は、データバッファ回路６が未読データ
の記憶されていないエンプティー状態（空状態）である
場合に、各部へのデータのロードを禁止する制御回路８
を新たに追加した点である。即ち、データバッファ回路
６からは、例えばライトアドレス生成回路６３とリード
アドレス生成回路６４のアドレス比較等からエンプティ
ー状態を示すエンプティー信号ｆｅが出力される。制御
回路８は、このエンプティー信号ｆｅとタイマー回路１
からのタイムアップ信号ｂとに基づいて制御信号ｂ０，
ｂ１及びフラグ信号ｆを出力する。

【００２１】制御信号ｂ０は、タイマー回路１への時間
データのロード、データバッファ回路６（メモリ回路６
１，６２）からの各データの読出し及びリードアドレス
回路から出力されるリードアドレスのインクリメント並
びにラッチ回路７への主データのラッチを制御する。制
御信号ｂ１は、分周回路２のシフトクロックｃの補正及
び出力回路３への主データのロードを制御する。また、
フラグ信号ｆは、メモリー回路６１，６２のエンプティ
ー時においてデータ送信要求であるタイムアップ信号ｂ
が発生した場合にアクティブあるいは１になるフラグ
で、所定のデータ群の送信が終了したことを示すエンド
識別信号、又は所定のデータ群を送信完了する以前にレ
ジスタ回路４，５へのデータの書き込みが間に合わなか
ったことを示すソフト上のエラー発生を知らせるエラー
信号となる。

【００２２】図５は、この制御回路８の動作を示すフロ
ーチャートである。以下、この図５と図６のタイミング
チャートとに基づいて、この装置の動作を説明する。ま
ず、最初（Ｓ１）は、メモリー回路６１，６２にデータ
が記憶されていないため、エンプティー信号ｆｅ及びフ
ラグ信号ｆは共にＯＮ状態にセットされている。このた
め、レジスタ回路４，５にデータが書き込まれるまで待
機する（Ｓ２）。レジスタへの書き込み信号ｗ２が発生
すると、この信号によって時間データΔｔ0 と主データ
ｄ0 とがメモリアドレスＡ0 に同時に書き込まれ、ライ
トアドレスがＡ1 にインクリメントされると共に、エン
プティー信号ｆｅとフラグ信号ｆとがＯＦＦにされる
（Ｓ３）。このように、フラグ信号ｆがＯＮのときにレ
ジスタ書き込み信号ｗ２が発生した場合は、特別に制御
信号ｂ０によるメモリリード信号Ｒ0 を発生させ、アド
レスＡ0 より読み出した時間データΔｔ0 をタイマー回
路１にロードし、同時に読み出した主データｄ0 をラッ
チ回路７にラッチしたのち、リードアドレスをＡ1 にイ
ンクリメントする（Ｓ４）。このとき、ラッチ回路７か
ら出力回路３へは主データのロードがなされないので、
誤ったデータが送信されることがない。

【００２３】メモリー回路６１，６２からデータを読み
だした後は、メモリー回路６１，６２がエンプティー状
態であるかどうかを判定する（Ｓ５）。図６の例では、
一旦エンプティー状態になるが（Ｓ６：図６のＡ）、す
ぐに次のレジスタ書き込み信号ｗ２が発生するので、時
間データΔｔ1 と主データｄ1 とが同時にメモリー回路
６１，６２のアドレスＡ1 に書き込まれ、ライトアドレ
スがＡ2 にインクリメントされて、エンプティー解除と
なる（Ｓ１１，Ｓ１２）。タイマー回路１がロードした
時間データΔｔ0 をカウントすると、タイムアップ信号
ｂ0 が発生するので（Ｓ７）、リードアドレスＡ1 から
読み出した時間データΔｔ1 をタイマー回路１にロード
して次のカウントダウンを開始させると共に、分周回路
２のシフトクロックｃを補正する。同時に出力回路３が
主データｄ0 をラッチ回路７からロードしてシリアル送
信が開始され、メモリー回路６２から読み出された主デ
ータｄ1 がラッチ回路７にラッチされたのち、リードア
ドレスがＡ2 にインクリメントされる（Ｓ９）。

【００２４】図６の例では、タイムアップ信号ｂ1 が発
生してメモリリードすると、図５に従ってエンプティー
信号ｆｅが発生する。ここで、更に次のタイムアップ信
号ｂ2 が発生すると、シリアル送信すべき主データｄ2
は、ラッチ回路７より準備できるが、次の送信インター
バル時間が確定できないため、フラグ信号ｆをＯＮにし
て出力する（Ｓ１０）。このフラグ信号ｆは、データｄ
0 からｄ2 までのグループがデータｄ3 以降のグループ
と何の相関もない独立したデータ群であるならば、１つ
のデータ群の送信完了を示す信号となるが、そうでない
場合には、データｄ2 とデータｄ3 との送信インターバ
ルはΔｔ3 でなければならず、レジスタ書き込み信号の
遅れによって発生したエラーであることを意味する。こ
のときの送信インターバルの誤差は図６のΔＴであり、
レジスタ書き込み信号の入力が遅れた時間分に相当す
る。

【００２５】この装置によれば、データ群の先頭で初期
リセット等の制御を行わなくても自動的に初期状態にセ
ットされるため、連続する異なるデータ群の送信に極め
て都合がよい。また、フラグ信号ｆによって、ＣＰＵ
は、１つのデータ群の送信が完了したこと、又は１つの
データ群の送信途中でエラーが発生したことなどを把握
することができ、このフラグ信号ｆを利用することによ
り、より信頼性の高い送信システムを構築することがで
きる。

【００２６】以上述べたように、この発明によれば、時
間データと主データとを同時にデータバッファに書き込
み、同時に読出したのち、主データのみを保持手段に一
旦保持させ、時間データをカウントしタイムアップ信号
を出力させたうえで、保持手段に保持された主データを
出力回路に供給することによってタイミング調整をして
いるので、データバッファに対するアクセスを時間デー
タと主データとで同時に行うことができる。このため、
アドレス管理が容易になり、回路規模も低減することが
できると共に、時間データと送信データの供給タイミン
グも考慮する必要がないので、ＣＰＵの負荷が大幅に軽
減するという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施例に係るデータ送信装置のブ
ロック図である。

【図２】 同回路の動作を示すタイミングチャートであ
る。

【図３】 同回路の動作を示すタイミングチャートであ
る。

【図４】 この発明の他の実施例に係るデータ送信装置
のブロック図である。

【図５】 同回路における制御回路の動作を示すフロー
チャートである。

【図６】 同回路の動作を示すタイミングチャートであ
る。

【符号の説明】

１…タイマー回路、２…分周回路、３…出力回路、４，
５…レジスタ回路、６…データバッファ回路、７…ラッ
チ回路、８…制御回路、６１，６２…メモリー回路、６
３…ライトアドレス生成回路、６４…リードアドレス生
成回路。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/38 350 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 送信される主データと、この主データの
   送信インターバルを特定する時間データとを一対にした
   パラレルデータを読み込み、前記時間デ ータで特定さ
   れたインターバルが経過した時点で前記主データをシリ
   アルデー タに変換して出力するデータ送信装置におい
   て、 前記 時間データ及び前記主データを一対のパラレルデー
   タとして同時に記憶し、同時に読み出すデータバッファ
   と、 このデータバッファから同時に読み出された前記時間デ
   ータ及び前記主デー タのうち前記時間データを入力しこ
   の時間データをカウントしてタイムアップ信号を出力す
   ると共に、このタイムアップ信号によって次の時間デー
   タを前記 データバッファから入力するタイマー回路と、 前記データバッファから同時に読み出された時間データ
   及び前記主データのうち前記主データを格納し、前記タ
   イムアップ信号に従って、格納した前記主 データを出力
   すると共に、次の前記主データを前記データバッファか
   ら入力す る保持手段と、 前記タイムアップ信号に従って前記保持手段から前記主
   データをパラレルに取り込みシリアルデータに変換して
   出力する出力回路とを備えたことを特徴とするデータ送
   信装置。
2. 【請求項２】 前記一対のパラレルデータのうちの時間
   データを第１の書き込み信号によって格納する第１のレ
   ジスタと、 前記一対のパラレルデータのうちの主データを第２の書
   き込み信号によって格納する第２のレジスタとを更に備
   え、 前記データバッファは、書き込みアドレス生成手段及び
   読出しアドレス生成手段を備え、前記第２の書き込み信
   号によって前記第１及び第２のレジスタに格納された時
   間データ及び主データを読み込むと共に前記書き込みア
   ドレス生成手段からの書き込みアドレスを更新し、前記
   タイムアップ信号によって前記時間データ及び主データ
   を読出すと共に前記読出しアドレス生成手段からの読出
   しアドレスを更新するものであることを特徴とする請求
   項１記載のデータ送信装置。
3. 【請求項３】 前記データバッファがエンプティー状態
   であるかどうかを判別し、エンプティー状態から最初の
   前記タイムアップ信号が発生した場合に、前記保持手段
   に残存している主データを前記出力回路に転送したの
   ち、前記データバッファがエンプティー状態でなくなる
   まで以後の前記出力回路への前記主データの転送を禁止
   する制御手段を更に備えたことを特徴とする請求項１又
   は２記載のデータ送信装置。
4. 【請求項４】 前記データバッファがエンプティー状態
   であるかどうかを判別し、エンプティー状態から最初の
   前記データバッファへの前記パラレルデータの書き込み
   がなされた場合に、直ちに前記データバッファから前記
   パラレルデータを読み出し、前記時間データを前記タイ
   マー回路に格納すると共に前記主データを前記保持手段
   に格納し、且つ前記保持手段から前記出力回路への前記
   主データの転送を禁止する制御手段を更に備えたことを
   特徴とする請求項１乃至３のいずれか１項記載のデータ
   送信装置。
5. 【請求項５】 送信される主データと、この主データの
   送信インターバルを特定する時間データとを一対にした
   パラレルデータを読み込み、前記時間データで特定され
   たインターバルが経過した時点で前記主データをシリア
   ルデータに変換して出力するデータ送信方法において、 前記時間データ及び前記主データを一対のパラレルデー
   タとしてデータバッファに同時に記憶し、同時に読み出
   すステップと、 このデータバッファから同時に読み出された前記時間デ
   ータ及び前記主データのうち前記時間データをカウント
   してタイムアップ信号を生成すると共に、このタイムア
   ップ信号によって次の時間データを前記データバッファ
   から出力させるステップと、 前記データバッファから同時に読み出された時間データ
   及び前記主データのうち前記主データを所定の保持手段
   に格納させ、前記タイムアップ信号に従って、格納した
   前記主データを出力すると共に、次の前記主データを前
   記所定の保持手段に入力させるステップと、 前記タイムアップ信号に従って前記所定の保持手段から
   前記主データをパラレルに取り込みシリアルデータに変
   換して出力するステップと を備えたことを特徴とするデ
   ータ送信方法。
6. 【請求項６】 前記データバッファがエンプティー状態
   であるかどうかを判別し、エンプティー状態から最初の
   前記データバッファへの前記パラレルデータの書き込み
   がなされた場合に、直ちに前記データバッファから前記
   パラレルデータを読み出し、前記時間データのカウント
   を開始すると共に前記主データを前記所定の保持手段に
   格納し、且つ前記所定の保持手段からの前記主データの
   転送を禁止するステップを更に備えたことを特徴とする
   請求項５記載のデータ送信方法。