JP2507879Y2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JP2507879Y2 JP2507879Y2 JP1987103252U JP10325287U JP2507879Y2 JP 2507879 Y2 JP2507879 Y2 JP 2507879Y2 JP 1987103252 U JP1987103252 U JP 1987103252U JP 10325287 U JP10325287 U JP 10325287U JP 2507879 Y2 JP2507879 Y2 JP 2507879Y2
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- JP
- Japan
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- timing
- generator
- output
- data
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- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案はIC試験装置に関する。
「従来の技術」 第４図に従来のIC試験装置の概要を示す。図中１はタ
イミング発生器、２はパターン発生器、３は波形発生
器、４は被試験IC、５は判定器をそれぞれ示す。
イミング発生器、２はパターン発生器、３は波形発生
器、４は被試験IC、５は判定器をそれぞれ示す。
タイミング発生器１は出力端子1Aから第５図Ａに示す
システムクロックCK0，CK1，CK2…を出力する。このシ
ステムクロックCK0，CK1，CK2…は伝送路６を伝播し、
時間τ１だけ遅れて第５図Ｃに示すシステムクロックC
K′となってパターン発生器２の入力端子2Aに与えられ
る。
システムクロックCK0，CK1，CK2…を出力する。このシ
ステムクロックCK0，CK1，CK2…は伝送路６を伝播し、
時間τ１だけ遅れて第５図Ｃに示すシステムクロックC
K′となってパターン発生器２の入力端子2Aに与えられ
る。
パターン発生器２はシステムクロックCK′0,CK′1,C
K′2,CK′3…の供給に同期して動作し、その出力端子2B
から第５図Ｄに示すタイミング指定データAA,BB,CC…を
出力する。
K′2,CK′3…の供給に同期して動作し、その出力端子2B
から第５図Ｄに示すタイミング指定データAA,BB,CC…を
出力する。
出力端子2Bから出力されたタイミング指定データAA,B
B,CC…は伝送路７を伝播し、時間τ2だけ遅れて第５図
Ｂに示すタイミング指定データAA′,BB′,CC′…となっ
てタイミング発生器１の入力端子1Bに入力される。
B,CC…は伝送路７を伝播し、時間τ2だけ遅れて第５図
Ｂに示すタイミング指定データAA′,BB′,CC′…となっ
てタイミング発生器１の入力端子1Bに入力される。
タイミング発生器１は次のシステムクロック例えばCK
2を出力する際にシステムクロックCK2によってタイミン
グ指定データAA′を読込む。
2を出力する際にシステムクロックCK2によってタイミン
グ指定データAA′を読込む。
タイミング発生器１はタイミング指定データAA′を読
込むことによって被試験IC4に与える試験パターン信号
の波形出力タイミングを規定するタイミングパルスを出
力端子ICから出力し、この波形出力タイミングパルスを
波形発生器３に与え、規定されたタイミングに従って試
験パターン信号を出力し、被試験IC4に与える。
込むことによって被試験IC4に与える試験パターン信号
の波形出力タイミングを規定するタイミングパルスを出
力端子ICから出力し、この波形出力タイミングパルスを
波形発生器３に与え、規定されたタイミングに従って試
験パターン信号を出力し、被試験IC4に与える。
被試験IC4の応答信号は判定器５に与えられる。判定
器５にはパターン発生器２から期待値パターン信号が与
えられ、応答信号と期待値パターン信号を比較する。こ
の比較のタイミングはタイミング発生器１の出力端子1D
から出力される波形判定タイミングパルスによって規定
される。
器５にはパターン発生器２から期待値パターン信号が与
えられ、応答信号と期待値パターン信号を比較する。こ
の比較のタイミングはタイミング発生器１の出力端子1D
から出力される波形判定タイミングパルスによって規定
される。
この判定の結果被試験IC4の応答信号が期待値パター
ン信号と一致していればそのときアクセスされた例えば
メモリセルは正常で、不一致の場合は不良と判定され
る。
ン信号と一致していればそのときアクセスされた例えば
メモリセルは正常で、不一致の場合は不良と判定され
る。
「考案が解決しようとする問題点」 タイミング発生器１に与えられるタイミング指定デー
タAA′,BB′,CC′…は伝送路６及び７の遅延τ1，τ2及
びパターン発生器２の応答遅れ等によって自己が出力し
たシステムクロックCK0，CK1，CK2…の発生タイミング
より時間Ｔだけ遅れてタイミング発生器１の入力端子1B
に戻される。
タAA′,BB′,CC′…は伝送路６及び７の遅延τ1，τ2及
びパターン発生器２の応答遅れ等によって自己が出力し
たシステムクロックCK0，CK1，CK2…の発生タイミング
より時間Ｔだけ遅れてタイミング発生器１の入力端子1B
に戻される。
ここでシステムクロックCK0，CK1，CK2…の周期T0，T
1，T2…がタイミング指定データAA,BB,CC…の指定によ
って遅延時間Ｔより短かくなったとするとタイミング発
生器１は前のタイミング指定データZZ′を読込んでしま
い、正規のタイミングデータAA′を読込むことができな
くなる欠点がある。
1，T2…がタイミング指定データAA,BB,CC…の指定によ
って遅延時間Ｔより短かくなったとするとタイミング発
生器１は前のタイミング指定データZZ′を読込んでしま
い、正規のタイミングデータAA′を読込むことができな
くなる欠点がある。
この欠点を解消するために、特開昭61−250671号公報
に開示されるように、タイミング発生器とパターン発生
器との間にシフトレジスタのような一時記憶手段を設
け、この一時記憶手段にパターン発生器から出力される
タイミング指定データを読み込み、その読み込んだタイ
ミング指定データをタイミング発生器側で、タイミング
発生器の動作タイミングに同期して読み出すことより、
タイミング指定データを取りこぼすことなく、タイミン
グ発生器に取り込む技術が提案されている。
に開示されるように、タイミング発生器とパターン発生
器との間にシフトレジスタのような一時記憶手段を設
け、この一時記憶手段にパターン発生器から出力される
タイミング指定データを読み込み、その読み込んだタイ
ミング指定データをタイミング発生器側で、タイミング
発生器の動作タイミングに同期して読み出すことより、
タイミング指定データを取りこぼすことなく、タイミン
グ発生器に取り込む技術が提案されている。
この公知文献のように、パターン発生器とタイミング
発生器との間に一時記憶手段を設けたとしても、この一
時記憶手段としては単なるシフトレジスタでは用をなさ
ない不都合がある。
発生器との間に一時記憶手段を設けたとしても、この一
時記憶手段としては単なるシフトレジスタでは用をなさ
ない不都合がある。
つまり、パターン発生器がタイミング指定データを出
力するタイミングと、タイミング発生器が一時記憶手段
からタイミング指定データを読み出すタイミングが一致
していない点に注意する必要がある。従って、通常のシ
フトレジスタを一時記憶手段として利用した場合、一般
にシフトレジスタではクロックの供給により書込みと、
読出し及びデータのシフト動作を一動作で完結するた
め、タイミング発生器側の動作タイミング（システムク
ロックの発生タイミング）でシフトレジスタにクロック
を与えたとすると、パターン発生器側では未だ前のサイ
クルのタイミング指定データを出力しており、前のサイ
クルデータをシフトレジスタが読み込んでしまう。パタ
ーン発生器の応答遅れ時間がシステムクロックの周期よ
り長い場合は、次のシステムクロックが出力されるタイ
ミングでも、パターン発生器は前サイクルのタイミング
指定データを出し続ける。
力するタイミングと、タイミング発生器が一時記憶手段
からタイミング指定データを読み出すタイミングが一致
していない点に注意する必要がある。従って、通常のシ
フトレジスタを一時記憶手段として利用した場合、一般
にシフトレジスタではクロックの供給により書込みと、
読出し及びデータのシフト動作を一動作で完結するた
め、タイミング発生器側の動作タイミング（システムク
ロックの発生タイミング）でシフトレジスタにクロック
を与えたとすると、パターン発生器側では未だ前のサイ
クルのタイミング指定データを出力しており、前のサイ
クルデータをシフトレジスタが読み込んでしまう。パタ
ーン発生器の応答遅れ時間がシステムクロックの周期よ
り長い場合は、次のシステムクロックが出力されるタイ
ミングでも、パターン発生器は前サイクルのタイミング
指定データを出し続ける。
従って、先の公知文献に開示された技術によれば、直
列遅延時間の最大遅延時間をパターン発生器の応答遅れ
時間に伝達路の遅延時間とわずかな時間を加えた時間に
設定し、この遅延時間をタイミング指定データの最小周
期より小さくなる遅延時間に分割する分割段数を求め、
直列遅延手段の段数とレジスタの段数を決定している。
列遅延時間の最大遅延時間をパターン発生器の応答遅れ
時間に伝達路の遅延時間とわずかな時間を加えた時間に
設定し、この遅延時間をタイミング指定データの最小周
期より小さくなる遅延時間に分割する分割段数を求め、
直列遅延手段の段数とレジスタの段数を決定している。
このように先の公知文献に開示された技術によれば、
縦続接続されたレジスタの書込みのタイミングと、読出
のタイミングを直列遅延回路によって規定しているが、
パターン発生器の応答時間ごとに、この直列遅延回路の
最大遅延時間と直列遅延回路の段数を求めなければなら
ないため、製造上面倒な作業が強いられる。
縦続接続されたレジスタの書込みのタイミングと、読出
のタイミングを直列遅延回路によって規定しているが、
パターン発生器の応答時間ごとに、この直列遅延回路の
最大遅延時間と直列遅延回路の段数を求めなければなら
ないため、製造上面倒な作業が強いられる。
この発生の目的は、パターン発生器とタイミング発生
器との間に設ける一時記憶手段に与える書込みのタイミ
ングと、読出のタイミングを簡単に設定することができ
るIC試験装置を提供しようとするものである。
器との間に設ける一時記憶手段に与える書込みのタイミ
ングと、読出のタイミングを簡単に設定することができ
るIC試験装置を提供しようとするものである。
「課題を解決するための手段」 この考案ではパターン発生器の応答遅れにわずかな時
間を加えた遅延時間を持つ遅延手段と、パターン発生器
の出力端子とタイミング発生器の入力端子の間に書込ク
ロックと、読出クロックとを別々に入力することができ
る２つの入力端子を持つファーストイン・ファーストア
ウトバッファレジスタによって構成した一時記憶手段と
を設け、この一時記憶手段の書込クロック入力端子に遅
延手段で遅延したシステムクロックを与え、一時記憶手
段にパターン発生器から出力されるタイミング指定デー
タを書込むと共に、タイミング発生器から出力されるシ
ステムクロックを読出クロック入力端子に与えて一時記
憶手段からタイミング指定データを読出し、タイミング
発生器に取り込むことができるように構成したものであ
る。
間を加えた遅延時間を持つ遅延手段と、パターン発生器
の出力端子とタイミング発生器の入力端子の間に書込ク
ロックと、読出クロックとを別々に入力することができ
る２つの入力端子を持つファーストイン・ファーストア
ウトバッファレジスタによって構成した一時記憶手段と
を設け、この一時記憶手段の書込クロック入力端子に遅
延手段で遅延したシステムクロックを与え、一時記憶手
段にパターン発生器から出力されるタイミング指定デー
タを書込むと共に、タイミング発生器から出力されるシ
ステムクロックを読出クロック入力端子に与えて一時記
憶手段からタイミング指定データを読出し、タイミング
発生器に取り込むことができるように構成したものであ
る。
この考案の構成によれば、パターン発生器の応答遅れ
にわずかな時間を加えた遅延時間を持つ遅延手段を設け
たから、この遅延手段で遅延したシステムクロックを一
時記憶手段の書込クロックとして利用することにより、
一義的に書込みのタイミングを規定することができる。
また、パターン発生器からタイミング発生器に与えるタ
イミング指定データを一時記憶手段に記憶し、この一時
記憶手段に記憶したタイミング指定データをタイミング
発生器が出力するシステムクロックで読出す構成とした
からシステムクロックのタイミングに対してパターン発
生器から出力されるタイミング指定データのタイミング
が大きく遅れても、そのタイミング指定データは必ず一
時記憶手段に取込まれて記憶され、更にタイミング発生
器からシステムクロックが出力される毎に記憶されたタ
イミング指定データを読出してタイミング発生器に与え
られる。
にわずかな時間を加えた遅延時間を持つ遅延手段を設け
たから、この遅延手段で遅延したシステムクロックを一
時記憶手段の書込クロックとして利用することにより、
一義的に書込みのタイミングを規定することができる。
また、パターン発生器からタイミング発生器に与えるタ
イミング指定データを一時記憶手段に記憶し、この一時
記憶手段に記憶したタイミング指定データをタイミング
発生器が出力するシステムクロックで読出す構成とした
からシステムクロックのタイミングに対してパターン発
生器から出力されるタイミング指定データのタイミング
が大きく遅れても、そのタイミング指定データは必ず一
時記憶手段に取込まれて記憶され、更にタイミング発生
器からシステムクロックが出力される毎に記憶されたタ
イミング指定データを読出してタイミング発生器に与え
られる。
タイミング指定データがシステムクロックが１個与え
られる毎に一つずつ読出されるため、各システムクロッ
クとタイミング指定データは１対１で対応しタイミング
発生器においてタイミング指定データの読み誤まりが生
じることはない。
られる毎に一つずつ読出されるため、各システムクロッ
クとタイミング指定データは１対１で対応しタイミング
発生器においてタイミング指定データの読み誤まりが生
じることはない。
「実施例」 第１図にこの考案の一実施例を示す。図中第４図と対
応する部分には同一符号を付して示す。つまり１はタイ
ミング発生器、２はパターン発生器、３は波形発生器、
４は被試験IC、５は判定器を示す構成は従来と同じであ
る。
応する部分には同一符号を付して示す。つまり１はタイ
ミング発生器、２はパターン発生器、３は波形発生器、
４は被試験IC、５は判定器を示す構成は従来と同じであ
る。
この考案においてはパターン発生器２の出力端子2Bと
タイミング発生器１の入力端子1Bとの間にタイミング指
定データを一時記憶する一時記憶手段８を設ける。この
一時記憶手段８は書込端子Ｗと読出端子Ｒを各別に具備
した多段のファーストイン・ファーストアウトバッファ
レジスタを用いる。
タイミング発生器１の入力端子1Bとの間にタイミング指
定データを一時記憶する一時記憶手段８を設ける。この
一時記憶手段８は書込端子Ｗと読出端子Ｒを各別に具備
した多段のファーストイン・ファーストアウトバッファ
レジスタを用いる。
つまりこの一時記憶手段８のデータ入力端子8Aにパタ
ーン発生器２から出力されるタイミング指定データを与
え、書込端子Ｗにパターン発生器２からシステムクロッ
クを遅延手段９によって遅延させた書込クロックを与え
る。遅延手段９の遅延時間はパターン発生器２の応答遅
れ時間よりわずかに長い時間Ｔ＋τ3（第２図及び第３
図参照）に設定し、システムクロックが入力端子2Aに与
えられた時点から出力端子2Bにタイミング指令データWD
Tが出力されるタイミングと、出力端子2Cに書込クロッ
クWCKが出力されるタイミングを合致させ、タイミング
指定データWDTが出力端子2Bから出力されるのと同時に
出力端子2Cから書込端子Ｗに書込パルスを与え、一時記
憶手段８にタイミング指定データの書込を行なう。
ーン発生器２から出力されるタイミング指定データを与
え、書込端子Ｗにパターン発生器２からシステムクロッ
クを遅延手段９によって遅延させた書込クロックを与え
る。遅延手段９の遅延時間はパターン発生器２の応答遅
れ時間よりわずかに長い時間Ｔ＋τ3（第２図及び第３
図参照）に設定し、システムクロックが入力端子2Aに与
えられた時点から出力端子2Bにタイミング指令データWD
Tが出力されるタイミングと、出力端子2Cに書込クロッ
クWCKが出力されるタイミングを合致させ、タイミング
指定データWDTが出力端子2Bから出力されるのと同時に
出力端子2Cから書込端子Ｗに書込パルスを与え、一時記
憶手段８にタイミング指定データの書込を行なう。
一方一時記憶手段８の出力端子8Bは伝送路7Bを通じて
タイミング発生器１の入力端子1Bに接続し、タイミング
発生器１の出力端子1Eから読出クロックRCKを与える。
尚この読出クロックRCKは出力端子1Aから出力されるシ
ステムクロックと同相のクロックパルスであるものとす
る。
タイミング発生器１の入力端子1Bに接続し、タイミング
発生器１の出力端子1Eから読出クロックRCKを与える。
尚この読出クロックRCKは出力端子1Aから出力されるシ
ステムクロックと同相のクロックパルスであるものとす
る。
第２図及び第３図を用いて動作の説明を行なう。第２
図の例はパルス発生器２にシステムクロックが与えられ
てからタイミング指定データWCKが出力端子2Bから出力
されるまでの遅れ時間Ｔがシステムクロックの周期T0，
T1，T2…より小さい場合の例を示す。
図の例はパルス発生器２にシステムクロックが与えられ
てからタイミング指定データWCKが出力端子2Bから出力
されるまでの遅れ時間Ｔがシステムクロックの周期T0，
T1，T2…より小さい場合の例を示す。
パターン発生器２の出力端子2Cから出力される書込ク
ロックWCKは出力端子2Bから出力されるタイミング指定
データWDTの出力タイミングより時間τ3だけ遅れたタイ
ミングとなるように遅延回路９の遅延時間を設定する。
ロックWCKは出力端子2Bから出力されるタイミング指定
データWDTの出力タイミングより時間τ3だけ遅れたタイ
ミングとなるように遅延回路９の遅延時間を設定する。
このように設定することによって一時記憶手段８にタ
イミング指定データWDTのAAが与えられている状態で書
込クロックWCKのが出力端子2Cから出力され、一時記
憶手段２の書込端子Ｗに与えられると、タイミング指定
データWDTのAAが一時記憶手段８に書込まれる。
イミング指定データWDTのAAが与えられている状態で書
込クロックWCKのが出力端子2Cから出力され、一時記
憶手段２の書込端子Ｗに与えられると、タイミング指定
データWDTのAAが一時記憶手段８に書込まれる。
一時書込手段８に書込まれたタイミング指定データWD
Tの最初のデータAAは第２図Ａに示す読出クロックRCKが
読出端子Ｒに与えられる毎に一時記憶手段８の内部をシ
フトし、出力端子8B側に送られる。一時記憶手段８のシ
フト段数が例えば12段であった場合は、読出クロックRC
Kが，…の12個出力され、この読出クロックRCKの
〜が一時記憶手段８の読出端子Ｒに与えられると出
力端子8Bから最初のデータAAが出力される。つまり12個
目の読出クロックRCKのが読出端子Ｒに与えられると
出力端子8BからデータAAが出力され、このデータAAがタ
イミング発生器１の入力端子1Bに入力されて取込まれ
る。
Tの最初のデータAAは第２図Ａに示す読出クロックRCKが
読出端子Ｒに与えられる毎に一時記憶手段８の内部をシ
フトし、出力端子8B側に送られる。一時記憶手段８のシ
フト段数が例えば12段であった場合は、読出クロックRC
Kが，…の12個出力され、この読出クロックRCKの
〜が一時記憶手段８の読出端子Ｒに与えられると出
力端子8Bから最初のデータAAが出力される。つまり12個
目の読出クロックRCKのが読出端子Ｒに与えられると
出力端子8BからデータAAが出力され、このデータAAがタ
イミング発生器１の入力端子1Bに入力されて取込まれ
る。
続いて一時記憶手段８の読出端子Ｒに読出クロックWC
Kのが入力されると次のデータBBが読出され、このデ
ータBBがタイミング発生器１に取込まれる。このように
して読出クロックRCKは１個与えられる毎にデータが順
次１個ずつ読出されてタイミング発生器１に与えられ
る。
Kのが入力されると次のデータBBが読出され、このデ
ータBBがタイミング発生器１に取込まれる。このように
して読出クロックRCKは１個与えられる毎にデータが順
次１個ずつ読出されてタイミング発生器１に与えられ
る。
第３図はパターン発生器２から出力されるタイミング
指定データWDTの遅れ時間Ｔがシステムクロック（読出
クロックRCKと同相）の周期T0，T1，T2…より長いＴ＞T
0，T1，T2…の場合の例を示す。遅延回路９の遅延時間
はＴ＋τ3となるように設定したから、タイミング指定
データAA,BB,CC…が出力されてから時間τ3後に一時記
憶手段８の書込端子Ｗに書込クロックWCKが与えられ
る。
指定データWDTの遅れ時間Ｔがシステムクロック（読出
クロックRCKと同相）の周期T0，T1，T2…より長いＴ＞T
0，T1，T2…の場合の例を示す。遅延回路９の遅延時間
はＴ＋τ3となるように設定したから、タイミング指定
データAA,BB,CC…が出力されてから時間τ3後に一時記
憶手段８の書込端子Ｗに書込クロックWCKが与えられ
る。
従って書込クロックWCKのが書込端子に供給される
と、そのとき一時記憶手段８の入力端子8Aに先頭のデー
タAAが与えられている。よってこのデータAAが一時記憶
手段８に書込まれる。次の書込クロックWCKが書込端
子Ｗに与えられると、そのときは次のデータBBが入力端
子8Aに与えられている。このためにデータBBが一時記憶
手段８に記憶される。このようにして順次タイミング指
定データAA,BB,CC…が一時記憶手段８に書込まれる。
と、そのとき一時記憶手段８の入力端子8Aに先頭のデー
タAAが与えられている。よってこのデータAAが一時記憶
手段８に書込まれる。次の書込クロックWCKが書込端
子Ｗに与えられると、そのときは次のデータBBが入力端
子8Aに与えられている。このためにデータBBが一時記憶
手段８に記憶される。このようにして順次タイミング指
定データAA,BB,CC…が一時記憶手段８に書込まれる。
書込クロックWCKの発生時点の後に読出クロックRCK
〜が12個、読出端子Ｒに与えられると、出力端子8B
から第３図Ｂに示すように先頭のデータAAが出力され
る。
〜が12個、読出端子Ｒに与えられると、出力端子8B
から第３図Ｂに示すように先頭のデータAAが出力され
る。
このようにしてシステムクロックの周期T0，T1，T2…
がパターン発生器２におけるタイミング指定データAA,B
B,CC…の遅れ時間Ｔより短かくなってもタイミング指定
データAA,BB,CC…は間違いなくタイミング発生器１に取
込まれ、このタイミング指定データAA,BB,CC…によって
指定されたタイミングで試験パターン出力タイミングを
指定することができる。
がパターン発生器２におけるタイミング指定データAA,B
B,CC…の遅れ時間Ｔより短かくなってもタイミング指定
データAA,BB,CC…は間違いなくタイミング発生器１に取
込まれ、このタイミング指定データAA,BB,CC…によって
指定されたタイミングで試験パターン出力タイミングを
指定することができる。
従って遅延時間Ｔより長い周期の試験パターン及び遅
延時間Ｔより短かい周期の試験パターンの何れでも自由
に発生させることができ、任意のタイミング波形でICを
試験することができるIC試験装置を提供できる。
延時間Ｔより短かい周期の試験パターンの何れでも自由
に発生させることができ、任意のタイミング波形でICを
試験することができるIC試験装置を提供できる。
また、この考案によれば書込端子Ｗと、読出端子Ｒを
独立して具備したファーストイン・ファーストアウトバ
ッファレジスタを用いたから、遅延時間Ｔの違いに対応
して遅延手段９の遅延時間を変更するだけでよい。従っ
て、IC試験装置の製造上の調整を容易に行うことができ
る利点が得られる。
独立して具備したファーストイン・ファーストアウトバ
ッファレジスタを用いたから、遅延時間Ｔの違いに対応
して遅延手段９の遅延時間を変更するだけでよい。従っ
て、IC試験装置の製造上の調整を容易に行うことができ
る利点が得られる。
第１図はこの考案の一実施例を説明するブロック図、第
２図及び第３図はこの考案の動作を説明するための波形
図、第４図は従来の技術を説明するためのブロック図、
第５図は従来の技術の動作を説明するための波形図であ
る。 1:タイミング発生器、2:パターン発生器、3:波形発生
器、4:被試験IC、5:判定器、8:一時記憶手段。
２図及び第３図はこの考案の動作を説明するための波形
図、第４図は従来の技術を説明するためのブロック図、
第５図は従来の技術の動作を説明するための波形図であ
る。 1:タイミング発生器、2:パターン発生器、3:波形発生
器、4:被試験IC、5:判定器、8:一時記憶手段。
Claims (1)
- 【請求項１】A.タイミング信号を発生するタイミング信
号発生器と、 B.このタイミング信号発生器が出力するシステムクロッ
クによって試験パターン信号を被試験ICに与えるタイミ
ングを指定するためのタイミング指定データを出力する
パターン発生器と、 C.上記システムクロックを受信して上記タイミング指定
データを出力するまでの上記パターン発生器の応答遅れ
時間よりわずか長い遅延時間を持ち、上記パターン発生
器に入力された上記システムクロックが分岐供給され、
上記一次記憶手段へ書込クロックを与える遅延手段と、 D.書込端子と読出端子とを具備し、上記パターン発生器
から出力されるタイミング指定データを上記遅延手段が
出力する書込クロックが上記書込端子に与えられるタイ
ミングで一時記憶し、上記タイミング発生器から上記読
出端子に与えられる読出クロックによって、上記記憶し
たタイミング指定データをファーストイン・ファースト
アウトで読み出すファーストイン・ファーストアウトバ
ッファレジスタによって構成した一時記憶手段と、 E.この一次記憶手段を介して取込んだタイミング指定デ
ータによって指定されたタイミングが規定され被試験IC
に与える試験パターン信号を出力する波形発生器と、 F.上記タイミング発生器から出力される波形判定タイミ
ングに従って被試験ICの応答信号と上記パターンが発生
器が出力する期待値データとの一致、不一致を判定する
判定器と、 から成るIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987103252U JP2507879Y2 (ja) | 1987-07-03 | 1987-07-03 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987103252U JP2507879Y2 (ja) | 1987-07-03 | 1987-07-03 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS648677U JPS648677U (ja) | 1989-01-18 |
| JP2507879Y2 true JP2507879Y2 (ja) | 1996-08-21 |
Family
ID=31333911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987103252U Expired - Lifetime JP2507879Y2 (ja) | 1987-07-03 | 1987-07-03 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507879Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752213B2 (ja) * | 1985-04-30 | 1995-06-05 | 株式会社日立製作所 | 半導体装置試験装置 |
-
1987
- 1987-07-03 JP JP1987103252U patent/JP2507879Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648677U (ja) | 1989-01-18 |
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