JPH0752213B2 - 半導体装置試験装置 - Google Patents
半導体装置試験装置Info
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- JPH0752213B2 JPH0752213B2 JP60091041A JP9104185A JPH0752213B2 JP H0752213 B2 JPH0752213 B2 JP H0752213B2 JP 60091041 A JP60091041 A JP 60091041A JP 9104185 A JP9104185 A JP 9104185A JP H0752213 B2 JPH0752213 B2 JP H0752213B2
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- Japan
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- timing
- waveform
- generating means
- system clock
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理LSL,メモリLSI等の半導体装置を試験する
半導体装置試験装置に係り、特に、高速度で試験をする
のに好適な半導体装置試験装置に関する。
半導体装置試験装置に係り、特に、高速度で試験をする
のに好適な半導体装置試験装置に関する。
第４図は半導体装置試験装置に使用されているタイミン
グ発生器30とパターン発生器20の構成図である。第４図
において、タイミング発生器30では、発振器によりカウ
ンタが駆動され、一方、複数のレジスタのうち選択器に
より１つのレジスタが選択され、該選択されたレジスタ
に予め設定されていた値と前記カウンタの内容とが比較
器で比較され、カウンタの値がレジスタの値と一致した
とき該一致信号でカウンタをリセットし次の周期を開始
する。また、この次の周期の開始に際しては別のタイミ
ング指定デーリ101により選択器を制御して別のレジス
タを選択する。ここで、複数のレジスタの夫々に、異な
る値を予め設定しておくと、第５図に示すように、実時
間で試験周期を変化させたシステムクロックが得られ
る。
グ発生器30とパターン発生器20の構成図である。第４図
において、タイミング発生器30では、発振器によりカウ
ンタが駆動され、一方、複数のレジスタのうち選択器に
より１つのレジスタが選択され、該選択されたレジスタ
に予め設定されていた値と前記カウンタの内容とが比較
器で比較され、カウンタの値がレジスタの値と一致した
とき該一致信号でカウンタをリセットし次の周期を開始
する。また、この次の周期の開始に際しては別のタイミ
ング指定デーリ101により選択器を制御して別のレジス
タを選択する。ここで、複数のレジスタの夫々に、異な
る値を予め設定しておくと、第５図に示すように、実時
間で試験周期を変化させたシステムクロックが得られ
る。
ここでタイミング指定データ101は、試験周期の指定、
試験波形出力タイミング及び被試験素子からの応答波形
判定タイミングの指定をするものであるから、どのよう
な試験波形を被試験素子に与えるかを指示する波形指定
データ102,及び期待される応答波形を指示する期待値指
定データ106と対をなすものである。これ等の各データ1
02,106はパターン発生器20から発生されるので、タイミ
ング指定データ101もパターン発生器20から発生される
ようになっている。
試験波形出力タイミング及び被試験素子からの応答波形
判定タイミングの指定をするものであるから、どのよう
な試験波形を被試験素子に与えるかを指示する波形指定
データ102,及び期待される応答波形を指示する期待値指
定データ106と対をなすものである。これ等の各データ1
02,106はパターン発生器20から発生されるので、タイミ
ング指定データ101もパターン発生器20から発生される
ようになっている。
パターン発生器20では、波形指定データ102、期待値指
定データ106、タイミング指定データ101、及びこれらデ
ータを発生する順序を指定するアドレス制御データを予
めメモリに格納しておき、アドレスレジスタの指示する
アドレスより読み出し発生している。アドレスレジスタ
の値は、アドレス制御データの指示内容を解釈実行する
制御器により順次制御され、システムクロック100によ
り値を更新する。
定データ106、タイミング指定データ101、及びこれらデ
ータを発生する順序を指定するアドレス制御データを予
めメモリに格納しておき、アドレスレジスタの指示する
アドレスより読み出し発生している。アドレスレジスタ
の値は、アドレス制御データの指示内容を解釈実行する
制御器により順次制御され、システムクロック100によ
り値を更新する。
第６図はタイミング発生器とパターン発生器の夫々にお
けるシステムクロックCK,CK′とタイミング指定データD
T′,DTの関係を示したタイミングチャートである。第６
図に示すように、タイミング発生器で発生されたシステ
ムクロックCK（１）が、ある時間遅れを伴ってパターン
発生器へCK′（１）として伝達される。パターン発生器
ではCK′（１）により、次のタイミング指定データDT
（１）を出力する。このタイミング指定データDT（１）
は、ある時間遅延をもってタイミング発生器にDT′
（１）として伝達される。タイミング発生器では次のク
ロックCK（２）により、タイミング指定データDT′
（１）を取り込み、タイミング制御に使用する。以下同
様の動作を繰り返す。このように、システムクロックの
周期がタイミング発生器においてタイミング指定データ
DT′が確定するまでの遅延時間より長い時は、正常な動
作が行なわれる。
けるシステムクロックCK,CK′とタイミング指定データD
T′,DTの関係を示したタイミングチャートである。第６
図に示すように、タイミング発生器で発生されたシステ
ムクロックCK（１）が、ある時間遅れを伴ってパターン
発生器へCK′（１）として伝達される。パターン発生器
ではCK′（１）により、次のタイミング指定データDT
（１）を出力する。このタイミング指定データDT（１）
は、ある時間遅延をもってタイミング発生器にDT′
（１）として伝達される。タイミング発生器では次のク
ロックCK（２）により、タイミング指定データDT′
（１）を取り込み、タイミング制御に使用する。以下同
様の動作を繰り返す。このように、システムクロックの
周期がタイミング発生器においてタイミング指定データ
DT′が確定するまでの遅延時間より長い時は、正常な動
作が行なわれる。
しかるに、第７図に示すようにシステムクロックCK
（２）−CK（３）間の周期が短い場合には、CK（３）で
タイミング発生器に取り込まなければならないデータD
T′（２）の取り込みに失敗してしまう。
（２）−CK（３）間の周期が短い場合には、CK（３）で
タイミング発生器に取り込まなければならないデータD
T′（２）の取り込みに失敗してしまう。
斯かる事態が生じる虞がある為に、従来の半導体装置試
験装置では、タイミング発生器→システムクロック→パ
ターン発生器→タイミング制御データ→タイミング発生
器へとつながる信号の伝達経路内での遅延時間より短い
周期での実時間タイミング制御は不可能であった。
験装置では、タイミング発生器→システムクロック→パ
ターン発生器→タイミング制御データ→タイミング発生
器へとつながる信号の伝達経路内での遅延時間より短い
周期での実時間タイミング制御は不可能であった。
更にまた、第８図に示す様な従来の論理LSI等の半導体
試験装置では、自走する１チップマイクロコンピュータ
やリセット端子のないカウンタICを試験する場合、まず
被試験IC50が特定の初期状態にあることを検出し、試験
を開始しなければならない。たとえば、カウンタICの場
合、電源を投入した後の出力値が特定できないため、カ
ウンタにクロックパルスを与えながらカウンタの出力値
がゼロになった事を検出し、その後、クロックを１発与
えるごとに、その出力値が1,2,……と推移し、カウント
動作が行なわれるか否かを試験する必要がある。
試験装置では、自走する１チップマイクロコンピュータ
やリセット端子のないカウンタICを試験する場合、まず
被試験IC50が特定の初期状態にあることを検出し、試験
を開始しなければならない。たとえば、カウンタICの場
合、電源を投入した後の出力値が特定できないため、カ
ウンタにクロックパルスを与えながらカウンタの出力値
がゼロになった事を検出し、その後、クロックを１発与
えるごとに、その出力値が1,2,……と推移し、カウント
動作が行なわれるか否かを試験する必要がある。
第８図において、被試験素子50は上述したリセット端子
のないカウンタであるとする。この試験を行うには、パ
ターン発生器20が波形指定データ102により波形発生器4
0に、クロックパルスを発生して被試験素子50へ与える
ことを指示する。同時にパターン発生器20は期待値指定
データ106により判定器60に、“被試験素子の出力値が
ゼロであるか否か判定する”ことを指示する。これによ
り、被試験素子50では、波形発生器40からクロックパル
スが与えられる毎に、その出力値を更新し、判定器60で
は、その出力値がゼロであるか否かの判定をし、ゼロで
ある場合、判定結果108を出力する。パターン発生器20
は判定結果108により、“出力値ゼロを検出するテスト
パターン”の発生を中止し、素子の良否判定用パターン
発生を開始する。
のないカウンタであるとする。この試験を行うには、パ
ターン発生器20が波形指定データ102により波形発生器4
0に、クロックパルスを発生して被試験素子50へ与える
ことを指示する。同時にパターン発生器20は期待値指定
データ106により判定器60に、“被試験素子の出力値が
ゼロであるか否か判定する”ことを指示する。これによ
り、被試験素子50では、波形発生器40からクロックパル
スが与えられる毎に、その出力値を更新し、判定器60で
は、その出力値がゼロであるか否かの判定をし、ゼロで
ある場合、判定結果108を出力する。パターン発生器20
は判定結果108により、“出力値ゼロを検出するテスト
パターン”の発生を中止し、素子の良否判定用パターン
発生を開始する。
通常、半導体装置試験装置では高速動作を達成させるた
めに、その内部は幾段かのパイプライン構成となってい
る。すなわち、波形発生器40では波形指定データ102が
与えられてから、実際にその対応した波形が出力される
のは数サイクル後である。また、判定器60で判定が行わ
れてから判定結果108が出力されるのは数サイクル後で
あり、パターン発生器20で判定結果108により良否判定
用パターン発生を開始するのは更に数サイクル後であ
る。
めに、その内部は幾段かのパイプライン構成となってい
る。すなわち、波形発生器40では波形指定データ102が
与えられてから、実際にその対応した波形が出力される
のは数サイクル後である。また、判定器60で判定が行わ
れてから判定結果108が出力されるのは数サイクル後で
あり、パターン発生器20で判定結果108により良否判定
用パターン発生を開始するのは更に数サイクル後であ
る。
従って、実際の運用にあたってはカウンタの出力値がゼ
ロになったサイクルから数サイクル、または、それ以上
のサイクル数の後に良否判定用パターンが与えられるこ
とになる。ただし、ここで遅延するサイクル数は既知で
あり、装置固有のものであるため、それを意識してパタ
ーンを作成すれば、このような遅延は特に問題とはなら
ない。
ロになったサイクルから数サイクル、または、それ以上
のサイクル数の後に良否判定用パターンが与えられるこ
とになる。ただし、ここで遅延するサイクル数は既知で
あり、装置固有のものであるため、それを意識してパタ
ーンを作成すれば、このような遅延は特に問題とはなら
ない。
遅延サイクル数が不定となる問題は、波形発生器40やパ
ターン発生器20と判定器60との動作位相時間差よりも短
い周期で動作可能な試験装置において発生する。
ターン発生器20と判定器60との動作位相時間差よりも短
い周期で動作可能な試験装置において発生する。
一般の半導体装置試験装置では、波形発生器40と被試験
素子50、及び被試験素子50と判定器60との間はケーブル
で接続されている。そのため、波形発生器40で発生され
た試験波形104が被試験素子50へ伝わるまでの遅延時間
と、被試験素子50の出力した応答波形105が判定器60に
伝達するまでの遅延時間により、通常、判定器60の動作
位相は波形発生器40に対して20〜30nsec程度遅れたもの
となる。従って、判定器60からパターン発生器20へ伝送
される判定結果108は、動作位相の遅れたユニットから
動作位相の進んだユニットへ伝送される信号であり、先
の従来例で説明したパターン発生器20からタイミング発
生器30へ伝送されるタイミング指定データ101と同様に
伝送タイミングに問題がある。すなわち、前記第７図を
用いて説明したタイミング指定データ101の伝送タイミ
ングと同様の理由で、伝送信号の消失問題が発生する。
素子50、及び被試験素子50と判定器60との間はケーブル
で接続されている。そのため、波形発生器40で発生され
た試験波形104が被試験素子50へ伝わるまでの遅延時間
と、被試験素子50の出力した応答波形105が判定器60に
伝達するまでの遅延時間により、通常、判定器60の動作
位相は波形発生器40に対して20〜30nsec程度遅れたもの
となる。従って、判定器60からパターン発生器20へ伝送
される判定結果108は、動作位相の遅れたユニットから
動作位相の進んだユニットへ伝送される信号であり、先
の従来例で説明したパターン発生器20からタイミング発
生器30へ伝送されるタイミング指定データ101と同様に
伝送タイミングに問題がある。すなわち、前記第７図を
用いて説明したタイミング指定データ101の伝送タイミ
ングと同様の理由で、伝送信号の消失問題が発生する。
尚、従来の半導体装置試験装置を開示するものとして、
日経エレクトロニクス誌（1980年３月31日号）P88〜P10
6「総合タイミング精度±500psの100MHz,192ピンLSIテ
スタ」と題する解説記事や、特開昭54−112178号公報が
ある。
日経エレクトロニクス誌（1980年３月31日号）P88〜P10
6「総合タイミング精度±500psの100MHz,192ピンLSIテ
スタ」と題する解説記事や、特開昭54−112178号公報が
ある。
本発明の目的は、上記信号消失問題を解決し、非常に高
速度で動作している最中も実時間タイミングで制御可能
な半導体装置試験装置を提供することにある。
速度で動作している最中も実時間タイミングで制御可能
な半導体装置試験装置を提供することにある。
上記目的は、 システムクロックにて動作しタイミング指定データと波
形指定データと期待値指定データを出力するパターン発
生手段と、 該パターン発生手段に前記システムクロックを出力する
と共に前記タイミング指定データを受け波形出力タイミ
ングと波形判定タイミングを出力するタイミング発生手
段と、 前記波形指定データに基づく試験波形を前記波形出力タ
イミングで被試験素子に出力する波形発生手段と、 該被試験素子からの応答波形を前記期待値指定データと
前記波形判定タイミングで比較判定する判定手段とを備
え、 最小周期ｐなるシステムクロックで動作可能な半導体装
置試験装置において、 前記タイミング指定データを前記パターン発生手段から
前記タイミング発生手段に伝達する経路および／または
前記パターン発生手段が前記判定手段から判定結果を取
り込む経路に、 Ｎ段（Ｎ≧１）のパイプラインレジスタと、 前記タイミング発生手段の出力するシステムクロックを
受け該システムクロックを遅延させて前記パイプライン
レジスタ動作クロックとして印加する遅延手段であっ
て、前記パイプラインレジスタの入力段（一段目）から
出力段（Ｎ段目）の動作タイミング（T1，T2，…，TN）
および前記パターン発生手段がタイミング指定データの
出力動作を行うタイミング（T0）と前記タイミング発生
手段が前記パイプラインレジスタの出力するタイミング
指定データの取り込み動作を行うタイミング（TN+1）の
間の相対遅延量が各々 ０＜（Ti−Ti+1）＜ｐ （但し:i＝0,1,2,…,N） となるようにシステムクロックを遅延させる遅延手段と を設けることで、達成される。
形指定データと期待値指定データを出力するパターン発
生手段と、 該パターン発生手段に前記システムクロックを出力する
と共に前記タイミング指定データを受け波形出力タイミ
ングと波形判定タイミングを出力するタイミング発生手
段と、 前記波形指定データに基づく試験波形を前記波形出力タ
イミングで被試験素子に出力する波形発生手段と、 該被試験素子からの応答波形を前記期待値指定データと
前記波形判定タイミングで比較判定する判定手段とを備
え、 最小周期ｐなるシステムクロックで動作可能な半導体装
置試験装置において、 前記タイミング指定データを前記パターン発生手段から
前記タイミング発生手段に伝達する経路および／または
前記パターン発生手段が前記判定手段から判定結果を取
り込む経路に、 Ｎ段（Ｎ≧１）のパイプラインレジスタと、 前記タイミング発生手段の出力するシステムクロックを
受け該システムクロックを遅延させて前記パイプライン
レジスタ動作クロックとして印加する遅延手段であっ
て、前記パイプラインレジスタの入力段（一段目）から
出力段（Ｎ段目）の動作タイミング（T1，T2，…，TN）
および前記パターン発生手段がタイミング指定データの
出力動作を行うタイミング（T0）と前記タイミング発生
手段が前記パイプラインレジスタの出力するタイミング
指定データの取り込み動作を行うタイミング（TN+1）の
間の相対遅延量が各々 ０＜（Ti−Ti+1）＜ｐ （但し:i＝0,1,2,…,N） となるようにシステムクロックを遅延させる遅延手段と を設けることで、達成される。
本発明は、上記構成とすることで、実時間で動作周期が
変化しても、パターン発生手段からタイミング発生手段
あるいはパターン発生手段への信号データが伝わるのに
要するサイクル数が変わらないようにできる。従って、
試験装置が試験パターンを被試験素子に出力しその応答
波形が試験装置に帰ってくるまでの遅延時間より試験装
置が高速に動作しても、信号の伝送喪失が生じたり、遅
延サイクル数が不定になることはない。
変化しても、パターン発生手段からタイミング発生手段
あるいはパターン発生手段への信号データが伝わるのに
要するサイクル数が変わらないようにできる。従って、
試験装置が試験パターンを被試験素子に出力しその応答
波形が試験装置に帰ってくるまでの遅延時間より試験装
置が高速に動作しても、信号の伝送喪失が生じたり、遅
延サイクル数が不定になることはない。
以下、本発明の一実施例を第１図乃至第３図を参照して
説明する。
説明する。
第１図は本発明による半導体装置試験装置の全体構成図
である。第１図において、タイミング発生器30は装置全
体を動作させるシステムクロックや試験波形の出力タイ
ミングを発生する。パターン発生器20は試験波形の種類
を指定すると共にどのようなタイミングで波形を出力す
るかの指定、そして被試験素子50からの応答波形に対す
る期待値を指定する。波形発生器40はパターン発生器30
の指示する波形をタイミング発生器30からのタイミング
で発生し、被試験素子50に与える。判定器60は被試験素
子50の応答波形105を受け、これをパターン発生器20の
指示する期待値と、タイミング発生器30の指示するタイ
ミングで比較判定する。パイプライン10はパターン発生
器20からのタイミング指定データ101をタイミング発生
器30へ伝送するためのものであり、周期が実時間で変化
しても伝達に要するサイクル数は変化しないよう、多相
のクロックで動作させている。
である。第１図において、タイミング発生器30は装置全
体を動作させるシステムクロックや試験波形の出力タイ
ミングを発生する。パターン発生器20は試験波形の種類
を指定すると共にどのようなタイミングで波形を出力す
るかの指定、そして被試験素子50からの応答波形に対す
る期待値を指定する。波形発生器40はパターン発生器30
の指示する波形をタイミング発生器30からのタイミング
で発生し、被試験素子50に与える。判定器60は被試験素
子50の応答波形105を受け、これをパターン発生器20の
指示する期待値と、タイミング発生器30の指示するタイ
ミングで比較判定する。パイプライン10はパターン発生
器20からのタイミング指定データ101をタイミング発生
器30へ伝送するためのものであり、周期が実時間で変化
しても伝達に要するサイクル数は変化しないよう、多相
のクロックで動作させている。
第２図は第１図に示したパイプライン10の動作例を示し
たものである。ここでは、タイミング発生器30からのシ
ステムクロックCKに対してパターン発生器20でのシステ
ムクロックCKの位相が最小動作周期の３倍程度遅延して
いる場合を例に説明する。この時、第２図に示した多相
クロックCK1〜CK5を用いて、第１図のパイプラインレジ
スタ11を駆動する。これにより、システムクロックCKと
CK′との位相差は、挿入したパイプラインレジスタ11の
段数により分割され、分割された各々のクロック位相差
（CK′とCK5,CK5とCK4,CK4とCK3,CK3とCK2,CK2とCK1,CK
1とCKとの各々の位相差）が最小周期より小さければ実
時間で周期が変化しても正常にデータが伝送される。つ
まり、CK′によりパターン発生器20よりタイミング制御
データDTが出力される。次のクロックによりDTが変化す
る前に、CK′より位相の進んだCK5に駆動されたパイプ
ラインレジスタ11がDTを正常に取り込む（DT5）。さら
に次のクロックにより、このDT5が変化する前に、より
位相の進んだCK4に駆動された次段のパイプラインレジ
スタがDT5を正常に取り込む（DT4）。そしてさらに次の
クロックによりこのDT4が変化する前に、より位相の進
んだCK3に駆動された次段のパイプラインレジスタがDT4
を正常に取り込む（DT3）。そしてさらに次のクロック
へとデータはDT→DT5→DT4→DT3→DT2→DT1→DT′と正
常に伝達される。ここで使用した多相クロックは、第１
図に示すように、システムクロックを遅延手段12により
少しずつ遅延させることによって得られる。また第１図
に示すように遅延手段12を直列に接続せずに、並列に接
続し、各々必要な遅延量を与えることによっても得られ
る。また直列接続・並列接続を併用しても得られる。ま
た、タイミング発生器30によって直接に多相のクロック
を発生しても良い。要するに、タイミング発生器30の動
作位相，パターン発生器20の動作位相を含め各々の位相
差が最小周期より小さくなるような多相クロックが得ら
れれば何の方法によってもかまわないのである。
たものである。ここでは、タイミング発生器30からのシ
ステムクロックCKに対してパターン発生器20でのシステ
ムクロックCKの位相が最小動作周期の３倍程度遅延して
いる場合を例に説明する。この時、第２図に示した多相
クロックCK1〜CK5を用いて、第１図のパイプラインレジ
スタ11を駆動する。これにより、システムクロックCKと
CK′との位相差は、挿入したパイプラインレジスタ11の
段数により分割され、分割された各々のクロック位相差
（CK′とCK5,CK5とCK4,CK4とCK3,CK3とCK2,CK2とCK1,CK
1とCKとの各々の位相差）が最小周期より小さければ実
時間で周期が変化しても正常にデータが伝送される。つ
まり、CK′によりパターン発生器20よりタイミング制御
データDTが出力される。次のクロックによりDTが変化す
る前に、CK′より位相の進んだCK5に駆動されたパイプ
ラインレジスタ11がDTを正常に取り込む（DT5）。さら
に次のクロックにより、このDT5が変化する前に、より
位相の進んだCK4に駆動された次段のパイプラインレジ
スタがDT5を正常に取り込む（DT4）。そしてさらに次の
クロックによりこのDT4が変化する前に、より位相の進
んだCK3に駆動された次段のパイプラインレジスタがDT4
を正常に取り込む（DT3）。そしてさらに次のクロック
へとデータはDT→DT5→DT4→DT3→DT2→DT1→DT′と正
常に伝達される。ここで使用した多相クロックは、第１
図に示すように、システムクロックを遅延手段12により
少しずつ遅延させることによって得られる。また第１図
に示すように遅延手段12を直列に接続せずに、並列に接
続し、各々必要な遅延量を与えることによっても得られ
る。また直列接続・並列接続を併用しても得られる。ま
た、タイミング発生器30によって直接に多相のクロック
を発生しても良い。要するに、タイミング発生器30の動
作位相，パターン発生器20の動作位相を含め各々の位相
差が最小周期より小さくなるような多相クロックが得ら
れれば何の方法によってもかまわないのである。
また、本実施例の説明ではパターン発生器20とタイミン
グ発生器30とを明確に区別し、パイプライン10をその中
間に位置づけた。しかしながら実際にはタイミング発生
器，パターン発生器の区別は明確ではなく、パイプライ
ン10の位置付けはタイミングを制御するデータの発生源
から、クロックの発生源までへの伝達経路内にあれば何
処でもよいのである。
グ発生器30とを明確に区別し、パイプライン10をその中
間に位置づけた。しかしながら実際にはタイミング発生
器，パターン発生器の区別は明確ではなく、パイプライ
ン10の位置付けはタイミングを制御するデータの発生源
から、クロックの発生源までへの伝達経路内にあれば何
処でもよいのである。
また、本例で説明したパイプライン10は、実施例におけ
るタイミング制御データの伝達にのみ適用されるもので
はなく、高速で動作する同期式のディジタルシステムに
おいて、動作位相の遅れたディジタル回路ブロックから
動作位相の進んだディジタル回路ブロックへの信号伝達
経路に適用すれば効果をもたらすものである。一例とし
て、半導体装置試験装置では被試験素子が特定の状態に
なった事を検出して、ある処理に起動をかけるという機
能があるが、この機能を行うには第１図において判定器
60での判定結果をタイミング発生器，パターン発生器等
に帰還する必要がある。ここで判定器60はタイミング発
生器，パターン発生器等に比べ必然的に遅れた位相で動
作しなければならず、この判定結果の帰還信号伝達経路
内にパイプライン10を適用すれば高速で動作しても正常
なデータの伝達が保証される。
るタイミング制御データの伝達にのみ適用されるもので
はなく、高速で動作する同期式のディジタルシステムに
おいて、動作位相の遅れたディジタル回路ブロックから
動作位相の進んだディジタル回路ブロックへの信号伝達
経路に適用すれば効果をもたらすものである。一例とし
て、半導体装置試験装置では被試験素子が特定の状態に
なった事を検出して、ある処理に起動をかけるという機
能があるが、この機能を行うには第１図において判定器
60での判定結果をタイミング発生器，パターン発生器等
に帰還する必要がある。ここで判定器60はタイミング発
生器，パターン発生器等に比べ必然的に遅れた位相で動
作しなければならず、この判定結果の帰還信号伝達経路
内にパイプライン10を適用すれば高速で動作しても正常
なデータの伝達が保証される。
第３図は上記例を図示した本発明の第２実施例に係る半
導体装置試験装置の構成図である。第３図に示すよう
に、判定結果108の伝達経路内に、先の実施例で説明し
たように構成したパイプラインレジスタ群10を入れてあ
る。これにより、試験装置の動作周期が実時間で変化し
ても判定器60からパターン発生器20へ判定結果108が伝
達するに要するサイクル数を固定することができ、信号
の消失を防ぐことが可能となる。ゆえに、高速で動作す
る試験装置においても、被試験素子の応答波形を判定
し、その結果、次に出力すべき試験パターンとして上記
固定の遅延サイクル数を考慮した試験パターンを決定す
るという動作を正常に行うことができる。
導体装置試験装置の構成図である。第３図に示すよう
に、判定結果108の伝達経路内に、先の実施例で説明し
たように構成したパイプラインレジスタ群10を入れてあ
る。これにより、試験装置の動作周期が実時間で変化し
ても判定器60からパターン発生器20へ判定結果108が伝
達するに要するサイクル数を固定することができ、信号
の消失を防ぐことが可能となる。ゆえに、高速で動作す
る試験装置においても、被試験素子の応答波形を判定
し、その結果、次に出力すべき試験パターンとして上記
固定の遅延サイクル数を考慮した試験パターンを決定す
るという動作を正常に行うことができる。
以上の第２実施例に関する説明は、判定結果により、次
の試験パターンを決定するという動作を正常に行うため
の手段についてなされたが、判定結果により次の周期を
決定する場合や、次の波形を反転する、といった場合に
は、判定結果信号を実施例中で説明したパイプラインレ
ジスタ群10を介して、タイミング発生器30や波形発生器
40へ伝達するように構成すれば良い。
の試験パターンを決定するという動作を正常に行うため
の手段についてなされたが、判定結果により次の周期を
決定する場合や、次の波形を反転する、といった場合に
は、判定結果信号を実施例中で説明したパイプラインレ
ジスタ群10を介して、タイミング発生器30や波形発生器
40へ伝達するように構成すれば良い。
本発明によれば、高速で動作する同期式ディジタルシス
テムである半導体装置試験装置において、動作位相の異
なるユニット間でのデータ伝達を正常に行なうことがで
き、実時間タイミング制御が可能になる。
テムである半導体装置試験装置において、動作位相の異
なるユニット間でのデータ伝達を正常に行なうことがで
き、実時間タイミング制御が可能になる。
第１図は本発明の第１実施例に係る半導体装置試験装置
の構成図、第２図は第１図に示したパイプラインの動作
タイミングチャート、第３図は本発明の第２実施例に係
る半導体装置試験装置の構成図、第４図は従来の半導体
装置試験装置の要部構成図、第５図はシステムクロック
の波形図、第６図及び第７図は従来の装置における動作
タイミングチャート、第８図は従来の半導体装置試験装
置の構成図である。 10…パイプライン、11…レジスタ、12…遅延素子、20…
パターン発生器、30…タイミング発生器、40…波形発生
器、60…判定器。
の構成図、第２図は第１図に示したパイプラインの動作
タイミングチャート、第３図は本発明の第２実施例に係
る半導体装置試験装置の構成図、第４図は従来の半導体
装置試験装置の要部構成図、第５図はシステムクロック
の波形図、第６図及び第７図は従来の装置における動作
タイミングチャート、第８図は従来の半導体装置試験装
置の構成図である。 10…パイプライン、11…レジスタ、12…遅延素子、20…
パターン発生器、30…タイミング発生器、40…波形発生
器、60…判定器。
Claims (1)
- 【請求項１】システムクロックにて動作しタイミング指
定データと波形指定データと期待値指定データを出力す
るパターン発生手段と、 該パターン発生手段に前記システムクロックを出力する
と共に前記タイミング指定データを受け波形出力タイミ
ングと波形判定タイミングを出力するタイミング発生手
段と、 前記波形指定データに基づく試験波形を前記波形出力タ
イミングで被試験素子に出力する波形発生手段と、 該被試験素子からの応答波形を前記期待値指定データと
前記波形判定タイミングで比較判定する判定手段とを備
え、 最小周期ｐなるシステムクロックで動作可能な半導体装
置試験装置において、 前記タイミング指定データを前記パターン発生手段から
前記タイミング発生手段に伝達する経路および／または
前記パターン発生手段が前記判定手段から判定結果を取
り込む経路に、 Ｎ段（Ｎ≧１）のパイプラインレジスタと、 前記タイミング発生手段の出力するシステムクロックを
受け該システムクロックを遅延させて前記パイプライン
レジスタ動作クロックとして印加する遅延手段であっ
て、前記パイプラインレジスタの入力段（一段目）から
出力段（Ｎ段目）の動作タイミング（T1，T2，…，TN）
および前記パターン発生手段がタイミング指定データの
出力動作を行うタイミング（T0）と前記タイミング発生
手段が前記パイプラインレジスタの出力するタイミング
指定データの取り込み動作を行うタイミング（TN+1）の
間の相対遅延量が各々 ０＜（Ti−Ti+1）＜ｐ （但し:i＝0,1,2,…,N） となるようにシステムクロックを遅延させる遅延手段と を設けたことを特徴とする半導体装置試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091041A JPH0752213B2 (ja) | 1985-04-30 | 1985-04-30 | 半導体装置試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091041A JPH0752213B2 (ja) | 1985-04-30 | 1985-04-30 | 半導体装置試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61250571A JPS61250571A (ja) | 1986-11-07 |
| JPH0752213B2 true JPH0752213B2 (ja) | 1995-06-05 |
Family
ID=14015415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091041A Expired - Lifetime JPH0752213B2 (ja) | 1985-04-30 | 1985-04-30 | 半導体装置試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752213B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507879Y2 (ja) * | 1987-07-03 | 1996-08-21 | 株式会社 アドバンテスト | Ｉｃ試験装置 |
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| JP5717196B2 (ja) | 2009-07-08 | 2015-05-13 | 日本電気株式会社 | パイプライン回路、半導体装置およびパイプライン制御方法 |
-
1985
- 1985-04-30 JP JP60091041A patent/JPH0752213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61250571A (ja) | 1986-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |