JP2004157730A - マイクロコンピュータ - Google Patents
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Abstract
【課題】内蔵される周辺Ｉ／Ｏからの割込要求信号のテストを容易かつ効率よく行うこと。
【解決手段】テスト用割込要求信号３０を発生するテスト用割込要求信号発生器４と、テスト時における割込要求を有効とするための割込要求選択信号を記憶する割込要求選択レジスタ８と、割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生する遅延回路４５と、遅延回路４５からの遅延割込要求選択信号に基づき複数の周辺Ｉ／Ｏ１０，１１からの割込要求信号とテスト用割込要求信号発生器４からのテスト用割込要求信号３０とを選択切り替えする複数の選択回路２０，２１とを備え、選択回路２０，２１から異なるタイミングで出力されるテスト用割込要求信号を順次割込コントローラ６に対して入力可能とする。
【選択図】 図１
【解決手段】テスト用割込要求信号３０を発生するテスト用割込要求信号発生器４と、テスト時における割込要求を有効とするための割込要求選択信号を記憶する割込要求選択レジスタ８と、割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生する遅延回路４５と、遅延回路４５からの遅延割込要求選択信号に基づき複数の周辺Ｉ／Ｏ１０，１１からの割込要求信号とテスト用割込要求信号発生器４からのテスト用割込要求信号３０とを選択切り替えする複数の選択回路２０，２１とを備え、選択回路２０，２１から異なるタイミングで出力されるテスト用割込要求信号を順次割込コントローラ６に対して入力可能とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、マイクロコンピュータに内蔵されている周辺Ｉ／Ｏから発生される割込要求信号やＤＭＡ要求信号のテストを容易化する事が可能な構成を有するマイクロコンピュータに関するものである。
【０００２】
【従来の技術】
従来のマイクロコンピュータは、タイマやＡ／Ｄコンバータ等の周辺Ｉ／Ｏ、割込コントローラ、ＣＰＵ等が１チップに集積されており、周辺Ｉ／Ｏからの割込要求信号のテストは以下のような方法によって行っている。
【０００３】
すなわち、従来のマイクロコンピュータ内の割込要求信号の試験方法によれば、タイマやＡ／Ｄコンバータ等の各周辺Ｉ／Ｏに割込要求が発生するような条件を各周辺Ｉ／Ｏに与え、各周辺Ｉ／Ｏを実際に動作させて各周辺Ｉ／Ｏから割込コントローラへ割込要求信号を出力させ、この割込要求信号を基にＣＰＵの割込機能の試験を行っている。
【０００４】
また、割込要求信号同士の配線ショート不良を検出する際には、一つの周辺Ｉ／Ｏから割込要求信号を実際に発生させて、それ以外の周辺Ｉ／Ｏからは割込要求信号が発生していない事を確認するようにしている。
【０００５】
また、各周辺Ｉ／Ｏからの割込要求信号発生とＣＰＵからの割込要求確認信号が同一タイミングで重なることをチェックするようなテストの際には、適宜のテストパターンを各周辺Ｉ／Ｏに与えてシミュレーション等によって内部信号をモニターするようにしている。
【０００６】
【発明が解決しようとする課題】
このように従来技術においては、適宜のテストパターンを与えるなどして周辺Ｉ／Ｏに割込要求信号を発生させる状況を作り出すことにより、各周辺Ｉ／Ｏから割込要求信号を実際に発生させることにより、割込要求信号同士の配線ショート不良、複数の周辺Ｉ／Ｏからの割込要求信号の同時発生などの割込機能の試験を行うようにしているので、テストパターン作成などの面倒な作業を行う必要があり、効率よく割込機能の試験をなし得ないという問題があった。
【０００７】
この発明は上記に鑑みてなされたもので、マイクロコンピュータに内蔵されている周辺Ｉ／Ｏからの割込要求信号やＤＭＡ要求信号のテストを容易に行うことができるようにして効率の良いテストを可能とするマイクロコンピュータを得ることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、割込要求信号を発生する複数の周辺Ｉ／Ｏと、これら複数の周辺Ｉ／Ｏからの割込要求信号を選択制御する割込コントローラと、割込コントローラで選択された割込要求信号を用いて割込処理を行うＣＰＵとを備えるマイクロコンピュータにおいて、テスト用割込要求信号を発生する割込要求信号発生器と、テスト時における割込要求を有効とするための割込要求選択信号を記憶する割込要求選択レジスタと、この割込要求選択レジスタからの割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生する遅延回路と、前記遅延回路からの遅延割込要求選択信号に基づき前記複数の周辺Ｉ／Ｏからの割込要求信号と前記割込要求信号発生器からのテスト用割込要求信号とを選択切り替えする複数の選択回路とを備え、前記複数の選択回路から夫々異なるタイミングで出力されるテスト用割込要求信号を順次前記割込コントローラに対して入力可能とすることを特徴とする。
【０００９】
この発明によれば、遅延回路によって、テスト時における割込要求を有効とするための割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生させ、これら複数の遅延割込要求選択信号によって擬似的に発生させたテスト用割込要求信号の割込コントローラへの出力タイミングをずらせるようにしている。このように、マイクロコンピュータに内蔵されている複数の周辺Ｉ／Ｏからの割込要求信号を擬似的に順次発生させることができるため、割込要求を１つだけ選択し、それ以外の周辺Ｉ／Ｏからは割込要求が発生していない事を確認するテストを各周辺Ｉ／Ｏごとに順次行うことが可能になり、これにより配線ショートを検出するなどのテストが容易に行えるようになる。
【００１０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるマイクロコンピュータの好適な実施の形態を詳細に説明する。
【００１１】
実施の形態１．
図１を用いてこの発明の実施の形態１について説明する。図１は本発明のマイクロコンピュータに内蔵されている周辺Ｉ／Ｏのテスト回路の構成部分を示す図である。
【００１２】
図１に示すように、マイクロコンピュータはＣＰＵ７、割込コントローラ（ＩＣＵ）６の他に複数の周辺Ｉ／Ｏ（周辺入出力装置）１０，１１，…を備えている。割込コントローラ６は、複数の周辺Ｉ／Ｏ１０，１１，…から入力される割込要求信号を受信し、この内から最も優先度の高い割込信号を特定し、これに応じた割込要求信号（ＩＲＱ）をＣＰＵ７に送出する。ＣＰＵ７は、割込コントローラ６からの割込要求信号（ＩＲＱ）を受信すると、実行中の一連のプロセスを完了させその後その割込要求に応じた割込処理を実行する。
【００１３】
周辺Ｉ／Ｏ１０，１１，…としては、通常において、タイマ、アナログデジタル（Ａ／Ｄ）コンバータ、デジタルアナログ（Ｄ／Ａ）コンバータ、パルスウイズスモジュレータ（パルス幅変調器）などが含まれる。この場合は、周辺Ｉ／Ｏ１０，１１，…として、Ａ／Ｄコンバータ、タイマを示している。
【００１４】
テスト用割込要求信号発生器４は、割込要求信号を擬似的に発生するものであり、発生させたテスト用割込要求信号３０を選択回路２０，２１，…に出力する。テスト用割込要求信号発生器４は、例えば、１ビットのレジスタで構成される。
【００１５】
各周辺Ｉ／Ｏ１０，１１，…には、選択回路２０，２１，…が内蔵されている。選択回路２０には、テスト用割込要求信号発生器４からのテスト用割込要求信号３０と周辺Ｉ／Ｏ（Ａ／Ｄコンバータ）１０からの割込要求信号４０が入力されている。選択回路２１には、テスト用割込要求信号発生器４からのテスト用割込要求信号３０と周辺Ｉ／Ｏ（タイマ）１１からの割込要求信号４１が入力されている。
【００１６】
割込要求選択レジスタ８は、テスト時における割込要求を有効とするために外部入力される割込要求選択信号（この場合は１ビットの信号）を記憶するものである。
【００１７】
割込要求選択レジスタ８から出力される割込要求選択信号３５は選択回路２０および遅延回路４５に入力される。遅延回路４５の出力３６は選択回路２１および次段の遅延回路（図示せず）に入力されている。この場合は、従属接続される複数の遅延回路４５，…によってシフトレジスタを構成しており、該シフトレジスタの各段において、入力される割込要求選択信号３５の出力タイミングを例えば１クロックずつ遅延させた遅延割込要求選択信号３６，…を形成して、形成した遅延割込要求選択信号３６，…を選択回路２１，…に入力する。
【００１８】
なお、割込要求選択信号３５を遅延させるための構成としては、結果的に夫々が異なる遅延時間だけ割込要求選択信号３５を遅延させた複数の遅延割込要求選択信号を発生することができるものであれば、シフトレジスタに限らず他の任意の回路構成を採用しても良い。また、選択回路２０に対しても割込要求選択信号３５を遅延させた信号を入力するようにしてもよい。
【００１９】
選択回路２０は、割込要求選択レジスタ８からの割込要求選択信号３５が０のときには周辺Ｉ／Ｏ（Ａ／Ｄコンバータ）１０からの割込要求信号４０を選択し、割込要求選択信号３５が１のときにはテスト用割込要求信号発生器４からのテスト用割込要求信号３０を選択して割込コントローラ６に出力する。
【００２０】
選択回路２１は、遅延回路４５からの遅延割込要求選択信号３６が０のときには周辺Ｉ／Ｏ（タイマ）１１からの割込要求信号４１を選択し、遅延割込要求選択信号３６が１のときにはテスト用割込要求信号発生器４からのテスト用割込要求信号３０を選択して割込コントローラ６に出力する。図示しない他の選択回路も同様に動作する。
【００２１】
このように、割込要求選択信号３５が１になったとき、複数の選択回路２０，２１，…に対して入力される割込要求選択信号３５，遅延割込要求選択信号３６，…は、夫々異なるタイミングで１に立ち上がる。したがって、割込要求選択信号３５が１になったときには、各選択回路２０，２１，…では、テスト用割込要求信号発生器４からのテスト用割込要求信号３０を選択するが、その選択タイミングは各選択回路２０，２１，…で異なるようになる。このため、各選択回路２０，２１，…から割込コントローラ６への信号線１５，１６，…上に出力されるテスト用割込要求信号１５，１６，…の信号線立ち上がりタイミングは夫々異なるようになる。
【００２２】
つぎに、図１の構成の動作を説明する。テストが開始されると、まず、テスト用割込要求信号発生器４から出力されるテスト用割込要求信号３０を１にするとともに、割込要求選択レジスタ８から出力される割込要求選択信号３５を１とする。ここでは、遅延回路４５，…の動作によって、最初に選択回路２０に割込要求選択信号３５が入力され、その後所定の遅延時間経過後次の選択回路２１に割込要求選択信号３６が入力され、その後さらに所定の遅延時間経過後次の選択回路（図示せず）に割込要求選択信号が入力されるものとする。
【００２３】
割込要求選択レジスタ８から出力される割込要求選択信号３５が１となるので、各選択回路２０，２１，…では、テスト用割込要求信号発生器４からのテスト用割込要求信号３０を選択するが、最初に周辺Ｉ／Ｏ１０内の選択回路２０に割込要求選択信号３５が入力されるので、テスト用割込要求信号発生器４からのテスト用割込要求信号３０は、まず周辺Ｉ／Ｏ１０内の選択回路２０から信号線１５を介して割込コントローラ６に入力される。このように、テスト用割込要求信号発生器４から発生したテスト用割込要求信号が周辺Ｉ／Ｏ１０から出力される割込要求信号の役割を果たすため、周辺Ｉ／Ｏ１０を割込要求が発生するように動作させる必要はない。
【００２４】
つぎに、周辺Ｉ／Ｏ１０の選択回路２０に割込要求選択信号３５が入力された後所定の遅延時間経過後に、遅延回路４５を介して周辺Ｉ／Ｏ１１の選択回路２１に遅延割込要求選択信号３６が入力されるので、テスト用割込要求信号発生器４からのテスト用割込要求信号３０は、今度は周辺Ｉ／Ｏ１１内の選択回路２１から信号線１６を介して割込コントローラ６に入力される。以下は同様であり、他の周辺Ｉ／Ｏからもテスト用割込要求信号３０が順次割込コントローラ６に入力されることになる。
【００２５】
このように実施の形態１によれば、テスト用割込要求信号発生器４で発生させたテスト用割込要求信号３０を順次割込コントローラ６に入力するようにして、割込コントローラ６に対し周辺Ｉ／Ｏ１０，１１，…から割込要求されたのと同じ状態を作り出すようにしているので、周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、周辺Ｉ／Ｏからの割込要求を１つだけ選択しそれ以外の周辺Ｉ／Ｏからは割込要求が発生していない事を確認するテストを簡便に行うことができる。したがって、周辺Ｉ／Ｏ１０，１１，…と割込コントローラ６との間の割込要求信号線１５，１６，…の間の配線ショートを検出するためのテストなどを容易に行えるようになる。また、この実施の形態１によれば、遅延回路４５，…を用いているので、１ビットの割込要求選択レジスタ８を用いて、各割込要求信号線１５，１６に対しテスト用割込要求信号３０を順次出力させることができる。
【００２６】
なお、上記の説明では、テストの際に、遅延回路４５，…によって割込要求選択信号３５を遅延させることにより、結果的にテスト用割込要求信号３０を各割込要求信号線１５，１６に対し順次出力させるようにしたが、テスト用割込要求信号３０自体を遅延回路によって複数の異なる時間だけ遅延させて各選択回路に入力することで、上記と同様の機能を達成するようにしてもよい。このように、テスト用割込要求信号３０を遅延させる場合は、割込要求選択レジスタ８から出力される割込要求選択信号は遅延させずに各選択回路に入力する。
【００２７】
実施の形態２．
図２を用いてこの発明の実施の形態２について説明する。実施の形態２においては、テスト用割込要求信号発生器２は、その発生タイミングがソフトウェアによって調整可能なテスト用割込要求信号を発生することができるようにしている。
【００２８】
図２は本発明のマイクロコンピュータに内蔵されている周辺Ｉ／Ｏのテスト回路を示す図である。図２のマイクロコンピュータの各構成要素のうち図１のものと同一の機能を達する構成要素については同一番号を付しており、重複する説明は省略する。
【００２９】
図２において、割込要求選択レジスタ８は、テスト時における割込要求を有効とするための割込要求選択信号３５（この場合は１ビットの信号）を記憶するものである。この割込要求選択信号３５は、各選択回路２０，２１，…に対し、遅延されることなく直接入力されている。
【００３０】
テスト用割込要求信号発生器２は、テスト用割込要求信号３０の発生タイミングをソフトウェアで調整する事のできる、出力信号タイミング調整回路３を有している。例えば、テスト用割込要求信号発生器２を、テスト用割込要求信号３０を記憶するレジスタで構成した場合、出力信号タイミング調整回路３は、前記レジスタにテスト用割込要求信号３０を書き込んだ時点からテスト用割込要求信号３０の発生までの遅延時間をソフトウェアによって任意に設定することができる。
【００３１】
この実施の形態２によれば、周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、各周辺Ｉ／Ｏ１０，１１，…に対応する割込要求信号線１５，１６に対し、テスト用割込要求信号を同時に出力することができ、かつその発生タイミングをソフトウェアによって任意に簡単に調整する事ができるようにしている。したがって、割込コントローラ６の要求ビットについてのクリティカルテストが容易になり、割込要求信号線１５，１６，…からの割込要求発生とＣＰＵ７からの割込要求の確認を、割込コントローラ６が同一タイミングで実施するような競合テストが容易に達成できる。
【００３２】
なお、各選択回路２０，２１を割込要求選択レジスタ８からの複数ビットの割込要求選択信号によって各別に選択できるように構成しても良く、またテスト用割込要求信号発生器２から複数のビットのテスト用割込要求信号を発生させるようにし、これら複数のテスト用割込要求信号を各選択回路２０，２１に対し別々に入力するようにしてもよい。
【００３３】
実施の形態３．
図３を用いてこの発明の実施の形態３について説明する。実施の形態３においては、テスト用割込要求信号の出力タイミングの調整を、当マイクロコンピュータに内蔵されている出力タイミング調整回路付きタイマなどの周辺Ｉ／Ｏを流用して実行させる。
【００３４】
図３は本発明のマイクロコンピュータに内蔵されている周辺Ｉ／Ｏのテスト回路を示す図である。図３のマイクロコンピュータの各構成要素のうち図２に示すものと同一の機能を達する構成要素については同一番号を付しており、重複する説明は省略する。
【００３５】
この実施の形態３においては、テスト用割込要求信号３０の発生タイミングを調整するための手段として、図２における出力信号タイミング調整回路３の代わりに周辺Ｉ／Ｏとしての出力信号タイミング調整回路付きタイマ５０を用いている。この出力信号タイミング調整回路付きタイマ５０は、ソフトウェアによってテスト用割込要求信号の発生タイミングの調整ができるものである。
【００３６】
この実施の形態３によれば、周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、各周辺Ｉ／Ｏ１０，１１，…に対応する割込要求信号線１５，１６に対し、テスト用割込要求信号を同時に出力することができ、かつその発生タイミングをソフトウェアによって任意に簡単に調整する事ができるようにしている。したがって、割込コントローラ６の要求ビットについてのクリティカルテストが容易になり、割込要求信号線１５，１６，…からの割込要求発生とＣＰＵ７からの割込要求の確認を、割込コントローラ６が同一タイミングで実施するような競合テストが容易に達成できる。さらにマイクロコンピュータに内蔵されている出力信号タイミング調整回路付きタイマ等の資源を流用しているので、回路規模の増大を防ぐという効果も有する。
【００３７】
実施の形態４．
図４を用いてこの発明の実施の形態４について説明する。実施の形態４においては、図１に示す実施の形態１の構成を用いて、周辺Ｉ／ＯのＤＭＡ要求信号のテストを行うようにしている。ＤＭＡ転送は、周知のように、マイクロコンピュータ内の各周辺Ｉ／ＯがＣＰＵ７を介することなくメモリとの間でデータ転送を行なうものであり、ＤＭＡコントローラ１０６は複数の周辺Ｉ／Ｏ１０，１１，…からのＤＭＡ要求信号に基づきＤＭＡ転送のための制御を実行する。
【００３８】
テスト用ＤＭＡ要求信号発生器１０４は、ＤＭＡ要求信号を擬似的に発生するものであり、発生させたテスト用ＤＭＡ要求信号１３０を選択回路１２０，１２１，…に出力する。
【００３９】
各周辺Ｉ／Ｏ１０，１１，…には、選択回路１２０，１２１，…が内蔵されている。選択回路１２０には、テスト用ＤＭＡ要求信号発生器１０４からのテスト用ＤＭＡ要求信号１３０と周辺Ｉ／Ｏ（Ａ／Ｄコンバータ）１０からのＤＭＡ要求信号１４０が入力されている。選択回路１２１には、テスト用ＤＭＡ要求信号発生器１０４からのテスト用ＤＭＡ要求信号１３０と周辺Ｉ／Ｏ（タイマ）１１からのＤＭＡ要求信号１４１が入力されている。
【００４０】
ＤＭＡ要求選択レジスタ１０８は、テスト時におけるＤＭＡ要求を有効とするために外部入力されるＤＭＡ要求選択信号（この場合は１ビットの信号）を記憶するものである。
【００４１】
ＤＭＡ要求選択レジスタ１０８から出力されるＤＭＡ要求選択信号１３５は選択回路１２０および遅延回路１４５に入力される。遅延回路１４５の出力１３６は選択回路１２１および次段の遅延回路（図示せず）に入力されている。
【００４２】
選択回路１２０は、ＤＭＡ要求選択レジスタ１０８からのＤＭＡ要求選択信号１３５が０のときには周辺Ｉ／Ｏ（Ａ／Ｄコンバータ）１０からのＤＭＡ要求信号１４０を選択し、ＤＭＡ要求選択信号１３５が１のときにはテスト用ＤＭＡ要求信号発生器１０４からのテスト用ＤＭＡ要求信号１３０を選択してＤＭＡコントローラ１０６に出力する。
【００４３】
選択回路１２１は、遅延回路１４５からの遅延ＤＭＡ要求選択信号１３６が０のときには周辺Ｉ／Ｏ（タイマ）１１からのＤＭＡ要求信号１４１を選択し、遅延ＤＭＡ要求選択信号１３６が１のときにはテスト用ＤＭＡ要求信号発生器１０４からのテスト用ＤＭＡ要求信号１３０を選択してＤＭＡコントローラ１０６に出力する。
【００４４】
この実施の形態４では、割込要求がＤＭＡ要求になっているが、その動作は実施の形態１の動作と基本的に全く同じであり、重複する説明は省略する。実施の形態４によれば、テスト用ＤＭＡ要求信号発生器１０４で発生させたテスト用ＤＭＡ要求信号１３０を順次ＤＭＡコントローラ１０６に入力するようにして、ＤＭＡコントローラ６に対し周辺Ｉ／Ｏ１０，１１，…からＤＭＡ要求されたのと同じ状態を作り出すようにしているおり、これにより周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、周辺Ｉ／ＯからのＤＭＡ要求を１つだけ選択しそれ以外の周辺Ｉ／ＯからはＤＭＡ要求が発生していない事を確認するテストを簡便に行うことができる。したがって、周辺Ｉ／Ｏ１０，１１，…とＤＭＡコントローラ１０６との間のＤＭＡ要求信号線１１５，１１６，…の間の配線ショートを検出するためのテストなどを容易に行えるようになる。
【００４５】
実施の形態５．
図５を用いてこの発明の実施の形態５について説明する。実施の形態５においては、図２に示す実施の形態２の構成を用いて、周辺Ｉ／ＯのＤＭＡ要求信号のテストを行うようにしている。
【００４６】
テスト用ＤＭＡ要求信号発生器１０２は、テスト用ＤＭＡ要求信号１３０の発生タイミングをソフトウェアで調整する事のできる、出力信号タイミング調整回路１０３を有している。
【００４７】
この実施の形態５によれば、周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、各周辺Ｉ／Ｏ１０，１１，…に対応するＤＭＡ要求信号線１１５，１１６に対し、テスト用ＤＭＡ要求信号を同時に出力することができ、かつその発生タイミングをソフトウェアによって任意に簡単に調整する事ができるようにしている。したがって、ＤＭＡコントローラ１０６の要求ビットについてのクリティカルテストが容易になり、ＤＭＡ要求信号線１１５，１１６，…からのＤＭＡ要求発生とＣＰＵ７からのＤＭＡ要求の確認を、ＤＭＡコントローラ１０６が同一タイミングで実施するような競合テストが容易に達成できる。
【００４８】
実施の形態６．
図６を用いてこの発明の実施の形態６について説明する。実施の形態６においては、図３に示す実施の形態３の構成を用いて、周辺Ｉ／ＯのＤＭＡ要求信号のテストを行うようにしている。
【００４９】
この実施の形態６においては、テスト用ＤＭＡ要求信号１３０の発生タイミングを調整するための手段として、図５における出力信号タイミング調整回路１０３の代わりに周辺Ｉ／Ｏとしての出力信号タイミング調整回路付きタイマ１５０を用いている。この実施の形態６によれば、実施の形態５の効果に加え、回路規模の増大を防ぐという効果も有する。
【００５０】
【発明の効果】
以上説明したように、この発明によれば、遅延回路によって、テスト時における割込要求を有効とするための割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生させ、これら複数の遅延割込要求選択信号によって擬似的に発生させたテスト用割込要求信号の割込コントローラへの出力タイミングをずらせるようにしているので、割込要求を１つだけ選択し、それ以外の周辺Ｉ／Ｏからは割込要求が発生していない事を確認するテストを容易にかつ効率よく行うことが可能になり、これにより割込要求信号線の配線ショートを検出するなどのテストを簡便且つ効率よく行えるようになる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるマイクロコンピュータの構成を示すブロック図である。
【図２】この発明の実施の形態２にかかるマイクロコンピュータの構成を示すブロック図である。
【図３】この発明の実施の形態３にかかるマイクロコンピュータの構成を示すブロック図である。
【図４】この発明の実施の形態４にかかるマイクロコンピュータの構成を示すブロック図である。
【図５】この発明の実施の形態５にかかるマイクロコンピュータの構成を示すブロック図である。
【図６】この発明の実施の形態６にかかるマイクロコンピュータの構成を示すブロック図である。
【符号の説明】
２，４ テスト用割込要求信号発生器、３ 出力信号タイミング調整回路、６割込コントローラ、８ 割込要求選択レジスタ、１０，１１ 周辺Ｉ／Ｏ、２０，２１ 選択回路、４５ 遅延回路、５０，１５０ 出力信号発生タイミング調整回路付きタイマ、１０２，１０４ テスト用ＤＭＡ要求信号発生器、１０３出力信号タイミング調整回路、１０６ ＤＭＡコントローラ、１０８ ＤＭＡ要求選択レジスタ、１２０，１２１ 選択回路、１４５ 遅延回路。
【発明の属する技術分野】
この発明は、マイクロコンピュータに内蔵されている周辺Ｉ／Ｏから発生される割込要求信号やＤＭＡ要求信号のテストを容易化する事が可能な構成を有するマイクロコンピュータに関するものである。
【０００２】
【従来の技術】
従来のマイクロコンピュータは、タイマやＡ／Ｄコンバータ等の周辺Ｉ／Ｏ、割込コントローラ、ＣＰＵ等が１チップに集積されており、周辺Ｉ／Ｏからの割込要求信号のテストは以下のような方法によって行っている。
【０００３】
すなわち、従来のマイクロコンピュータ内の割込要求信号の試験方法によれば、タイマやＡ／Ｄコンバータ等の各周辺Ｉ／Ｏに割込要求が発生するような条件を各周辺Ｉ／Ｏに与え、各周辺Ｉ／Ｏを実際に動作させて各周辺Ｉ／Ｏから割込コントローラへ割込要求信号を出力させ、この割込要求信号を基にＣＰＵの割込機能の試験を行っている。
【０００４】
また、割込要求信号同士の配線ショート不良を検出する際には、一つの周辺Ｉ／Ｏから割込要求信号を実際に発生させて、それ以外の周辺Ｉ／Ｏからは割込要求信号が発生していない事を確認するようにしている。
【０００５】
また、各周辺Ｉ／Ｏからの割込要求信号発生とＣＰＵからの割込要求確認信号が同一タイミングで重なることをチェックするようなテストの際には、適宜のテストパターンを各周辺Ｉ／Ｏに与えてシミュレーション等によって内部信号をモニターするようにしている。
【０００６】
【発明が解決しようとする課題】
このように従来技術においては、適宜のテストパターンを与えるなどして周辺Ｉ／Ｏに割込要求信号を発生させる状況を作り出すことにより、各周辺Ｉ／Ｏから割込要求信号を実際に発生させることにより、割込要求信号同士の配線ショート不良、複数の周辺Ｉ／Ｏからの割込要求信号の同時発生などの割込機能の試験を行うようにしているので、テストパターン作成などの面倒な作業を行う必要があり、効率よく割込機能の試験をなし得ないという問題があった。
【０００７】
この発明は上記に鑑みてなされたもので、マイクロコンピュータに内蔵されている周辺Ｉ／Ｏからの割込要求信号やＤＭＡ要求信号のテストを容易に行うことができるようにして効率の良いテストを可能とするマイクロコンピュータを得ることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、割込要求信号を発生する複数の周辺Ｉ／Ｏと、これら複数の周辺Ｉ／Ｏからの割込要求信号を選択制御する割込コントローラと、割込コントローラで選択された割込要求信号を用いて割込処理を行うＣＰＵとを備えるマイクロコンピュータにおいて、テスト用割込要求信号を発生する割込要求信号発生器と、テスト時における割込要求を有効とするための割込要求選択信号を記憶する割込要求選択レジスタと、この割込要求選択レジスタからの割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生する遅延回路と、前記遅延回路からの遅延割込要求選択信号に基づき前記複数の周辺Ｉ／Ｏからの割込要求信号と前記割込要求信号発生器からのテスト用割込要求信号とを選択切り替えする複数の選択回路とを備え、前記複数の選択回路から夫々異なるタイミングで出力されるテスト用割込要求信号を順次前記割込コントローラに対して入力可能とすることを特徴とする。
【０００９】
この発明によれば、遅延回路によって、テスト時における割込要求を有効とするための割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生させ、これら複数の遅延割込要求選択信号によって擬似的に発生させたテスト用割込要求信号の割込コントローラへの出力タイミングをずらせるようにしている。このように、マイクロコンピュータに内蔵されている複数の周辺Ｉ／Ｏからの割込要求信号を擬似的に順次発生させることができるため、割込要求を１つだけ選択し、それ以外の周辺Ｉ／Ｏからは割込要求が発生していない事を確認するテストを各周辺Ｉ／Ｏごとに順次行うことが可能になり、これにより配線ショートを検出するなどのテストが容易に行えるようになる。
【００１０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるマイクロコンピュータの好適な実施の形態を詳細に説明する。
【００１１】
実施の形態１．
図１を用いてこの発明の実施の形態１について説明する。図１は本発明のマイクロコンピュータに内蔵されている周辺Ｉ／Ｏのテスト回路の構成部分を示す図である。
【００１２】
図１に示すように、マイクロコンピュータはＣＰＵ７、割込コントローラ（ＩＣＵ）６の他に複数の周辺Ｉ／Ｏ（周辺入出力装置）１０，１１，…を備えている。割込コントローラ６は、複数の周辺Ｉ／Ｏ１０，１１，…から入力される割込要求信号を受信し、この内から最も優先度の高い割込信号を特定し、これに応じた割込要求信号（ＩＲＱ）をＣＰＵ７に送出する。ＣＰＵ７は、割込コントローラ６からの割込要求信号（ＩＲＱ）を受信すると、実行中の一連のプロセスを完了させその後その割込要求に応じた割込処理を実行する。
【００１３】
周辺Ｉ／Ｏ１０，１１，…としては、通常において、タイマ、アナログデジタル（Ａ／Ｄ）コンバータ、デジタルアナログ（Ｄ／Ａ）コンバータ、パルスウイズスモジュレータ（パルス幅変調器）などが含まれる。この場合は、周辺Ｉ／Ｏ１０，１１，…として、Ａ／Ｄコンバータ、タイマを示している。
【００１４】
テスト用割込要求信号発生器４は、割込要求信号を擬似的に発生するものであり、発生させたテスト用割込要求信号３０を選択回路２０，２１，…に出力する。テスト用割込要求信号発生器４は、例えば、１ビットのレジスタで構成される。
【００１５】
各周辺Ｉ／Ｏ１０，１１，…には、選択回路２０，２１，…が内蔵されている。選択回路２０には、テスト用割込要求信号発生器４からのテスト用割込要求信号３０と周辺Ｉ／Ｏ（Ａ／Ｄコンバータ）１０からの割込要求信号４０が入力されている。選択回路２１には、テスト用割込要求信号発生器４からのテスト用割込要求信号３０と周辺Ｉ／Ｏ（タイマ）１１からの割込要求信号４１が入力されている。
【００１６】
割込要求選択レジスタ８は、テスト時における割込要求を有効とするために外部入力される割込要求選択信号（この場合は１ビットの信号）を記憶するものである。
【００１７】
割込要求選択レジスタ８から出力される割込要求選択信号３５は選択回路２０および遅延回路４５に入力される。遅延回路４５の出力３６は選択回路２１および次段の遅延回路（図示せず）に入力されている。この場合は、従属接続される複数の遅延回路４５，…によってシフトレジスタを構成しており、該シフトレジスタの各段において、入力される割込要求選択信号３５の出力タイミングを例えば１クロックずつ遅延させた遅延割込要求選択信号３６，…を形成して、形成した遅延割込要求選択信号３６，…を選択回路２１，…に入力する。
【００１８】
なお、割込要求選択信号３５を遅延させるための構成としては、結果的に夫々が異なる遅延時間だけ割込要求選択信号３５を遅延させた複数の遅延割込要求選択信号を発生することができるものであれば、シフトレジスタに限らず他の任意の回路構成を採用しても良い。また、選択回路２０に対しても割込要求選択信号３５を遅延させた信号を入力するようにしてもよい。
【００１９】
選択回路２０は、割込要求選択レジスタ８からの割込要求選択信号３５が０のときには周辺Ｉ／Ｏ（Ａ／Ｄコンバータ）１０からの割込要求信号４０を選択し、割込要求選択信号３５が１のときにはテスト用割込要求信号発生器４からのテスト用割込要求信号３０を選択して割込コントローラ６に出力する。
【００２０】
選択回路２１は、遅延回路４５からの遅延割込要求選択信号３６が０のときには周辺Ｉ／Ｏ（タイマ）１１からの割込要求信号４１を選択し、遅延割込要求選択信号３６が１のときにはテスト用割込要求信号発生器４からのテスト用割込要求信号３０を選択して割込コントローラ６に出力する。図示しない他の選択回路も同様に動作する。
【００２１】
このように、割込要求選択信号３５が１になったとき、複数の選択回路２０，２１，…に対して入力される割込要求選択信号３５，遅延割込要求選択信号３６，…は、夫々異なるタイミングで１に立ち上がる。したがって、割込要求選択信号３５が１になったときには、各選択回路２０，２１，…では、テスト用割込要求信号発生器４からのテスト用割込要求信号３０を選択するが、その選択タイミングは各選択回路２０，２１，…で異なるようになる。このため、各選択回路２０，２１，…から割込コントローラ６への信号線１５，１６，…上に出力されるテスト用割込要求信号１５，１６，…の信号線立ち上がりタイミングは夫々異なるようになる。
【００２２】
つぎに、図１の構成の動作を説明する。テストが開始されると、まず、テスト用割込要求信号発生器４から出力されるテスト用割込要求信号３０を１にするとともに、割込要求選択レジスタ８から出力される割込要求選択信号３５を１とする。ここでは、遅延回路４５，…の動作によって、最初に選択回路２０に割込要求選択信号３５が入力され、その後所定の遅延時間経過後次の選択回路２１に割込要求選択信号３６が入力され、その後さらに所定の遅延時間経過後次の選択回路（図示せず）に割込要求選択信号が入力されるものとする。
【００２３】
割込要求選択レジスタ８から出力される割込要求選択信号３５が１となるので、各選択回路２０，２１，…では、テスト用割込要求信号発生器４からのテスト用割込要求信号３０を選択するが、最初に周辺Ｉ／Ｏ１０内の選択回路２０に割込要求選択信号３５が入力されるので、テスト用割込要求信号発生器４からのテスト用割込要求信号３０は、まず周辺Ｉ／Ｏ１０内の選択回路２０から信号線１５を介して割込コントローラ６に入力される。このように、テスト用割込要求信号発生器４から発生したテスト用割込要求信号が周辺Ｉ／Ｏ１０から出力される割込要求信号の役割を果たすため、周辺Ｉ／Ｏ１０を割込要求が発生するように動作させる必要はない。
【００２４】
つぎに、周辺Ｉ／Ｏ１０の選択回路２０に割込要求選択信号３５が入力された後所定の遅延時間経過後に、遅延回路４５を介して周辺Ｉ／Ｏ１１の選択回路２１に遅延割込要求選択信号３６が入力されるので、テスト用割込要求信号発生器４からのテスト用割込要求信号３０は、今度は周辺Ｉ／Ｏ１１内の選択回路２１から信号線１６を介して割込コントローラ６に入力される。以下は同様であり、他の周辺Ｉ／Ｏからもテスト用割込要求信号３０が順次割込コントローラ６に入力されることになる。
【００２５】
このように実施の形態１によれば、テスト用割込要求信号発生器４で発生させたテスト用割込要求信号３０を順次割込コントローラ６に入力するようにして、割込コントローラ６に対し周辺Ｉ／Ｏ１０，１１，…から割込要求されたのと同じ状態を作り出すようにしているので、周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、周辺Ｉ／Ｏからの割込要求を１つだけ選択しそれ以外の周辺Ｉ／Ｏからは割込要求が発生していない事を確認するテストを簡便に行うことができる。したがって、周辺Ｉ／Ｏ１０，１１，…と割込コントローラ６との間の割込要求信号線１５，１６，…の間の配線ショートを検出するためのテストなどを容易に行えるようになる。また、この実施の形態１によれば、遅延回路４５，…を用いているので、１ビットの割込要求選択レジスタ８を用いて、各割込要求信号線１５，１６に対しテスト用割込要求信号３０を順次出力させることができる。
【００２６】
なお、上記の説明では、テストの際に、遅延回路４５，…によって割込要求選択信号３５を遅延させることにより、結果的にテスト用割込要求信号３０を各割込要求信号線１５，１６に対し順次出力させるようにしたが、テスト用割込要求信号３０自体を遅延回路によって複数の異なる時間だけ遅延させて各選択回路に入力することで、上記と同様の機能を達成するようにしてもよい。このように、テスト用割込要求信号３０を遅延させる場合は、割込要求選択レジスタ８から出力される割込要求選択信号は遅延させずに各選択回路に入力する。
【００２７】
実施の形態２．
図２を用いてこの発明の実施の形態２について説明する。実施の形態２においては、テスト用割込要求信号発生器２は、その発生タイミングがソフトウェアによって調整可能なテスト用割込要求信号を発生することができるようにしている。
【００２８】
図２は本発明のマイクロコンピュータに内蔵されている周辺Ｉ／Ｏのテスト回路を示す図である。図２のマイクロコンピュータの各構成要素のうち図１のものと同一の機能を達する構成要素については同一番号を付しており、重複する説明は省略する。
【００２９】
図２において、割込要求選択レジスタ８は、テスト時における割込要求を有効とするための割込要求選択信号３５（この場合は１ビットの信号）を記憶するものである。この割込要求選択信号３５は、各選択回路２０，２１，…に対し、遅延されることなく直接入力されている。
【００３０】
テスト用割込要求信号発生器２は、テスト用割込要求信号３０の発生タイミングをソフトウェアで調整する事のできる、出力信号タイミング調整回路３を有している。例えば、テスト用割込要求信号発生器２を、テスト用割込要求信号３０を記憶するレジスタで構成した場合、出力信号タイミング調整回路３は、前記レジスタにテスト用割込要求信号３０を書き込んだ時点からテスト用割込要求信号３０の発生までの遅延時間をソフトウェアによって任意に設定することができる。
【００３１】
この実施の形態２によれば、周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、各周辺Ｉ／Ｏ１０，１１，…に対応する割込要求信号線１５，１６に対し、テスト用割込要求信号を同時に出力することができ、かつその発生タイミングをソフトウェアによって任意に簡単に調整する事ができるようにしている。したがって、割込コントローラ６の要求ビットについてのクリティカルテストが容易になり、割込要求信号線１５，１６，…からの割込要求発生とＣＰＵ７からの割込要求の確認を、割込コントローラ６が同一タイミングで実施するような競合テストが容易に達成できる。
【００３２】
なお、各選択回路２０，２１を割込要求選択レジスタ８からの複数ビットの割込要求選択信号によって各別に選択できるように構成しても良く、またテスト用割込要求信号発生器２から複数のビットのテスト用割込要求信号を発生させるようにし、これら複数のテスト用割込要求信号を各選択回路２０，２１に対し別々に入力するようにしてもよい。
【００３３】
実施の形態３．
図３を用いてこの発明の実施の形態３について説明する。実施の形態３においては、テスト用割込要求信号の出力タイミングの調整を、当マイクロコンピュータに内蔵されている出力タイミング調整回路付きタイマなどの周辺Ｉ／Ｏを流用して実行させる。
【００３４】
図３は本発明のマイクロコンピュータに内蔵されている周辺Ｉ／Ｏのテスト回路を示す図である。図３のマイクロコンピュータの各構成要素のうち図２に示すものと同一の機能を達する構成要素については同一番号を付しており、重複する説明は省略する。
【００３５】
この実施の形態３においては、テスト用割込要求信号３０の発生タイミングを調整するための手段として、図２における出力信号タイミング調整回路３の代わりに周辺Ｉ／Ｏとしての出力信号タイミング調整回路付きタイマ５０を用いている。この出力信号タイミング調整回路付きタイマ５０は、ソフトウェアによってテスト用割込要求信号の発生タイミングの調整ができるものである。
【００３６】
この実施の形態３によれば、周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、各周辺Ｉ／Ｏ１０，１１，…に対応する割込要求信号線１５，１６に対し、テスト用割込要求信号を同時に出力することができ、かつその発生タイミングをソフトウェアによって任意に簡単に調整する事ができるようにしている。したがって、割込コントローラ６の要求ビットについてのクリティカルテストが容易になり、割込要求信号線１５，１６，…からの割込要求発生とＣＰＵ７からの割込要求の確認を、割込コントローラ６が同一タイミングで実施するような競合テストが容易に達成できる。さらにマイクロコンピュータに内蔵されている出力信号タイミング調整回路付きタイマ等の資源を流用しているので、回路規模の増大を防ぐという効果も有する。
【００３７】
実施の形態４．
図４を用いてこの発明の実施の形態４について説明する。実施の形態４においては、図１に示す実施の形態１の構成を用いて、周辺Ｉ／ＯのＤＭＡ要求信号のテストを行うようにしている。ＤＭＡ転送は、周知のように、マイクロコンピュータ内の各周辺Ｉ／ＯがＣＰＵ７を介することなくメモリとの間でデータ転送を行なうものであり、ＤＭＡコントローラ１０６は複数の周辺Ｉ／Ｏ１０，１１，…からのＤＭＡ要求信号に基づきＤＭＡ転送のための制御を実行する。
【００３８】
テスト用ＤＭＡ要求信号発生器１０４は、ＤＭＡ要求信号を擬似的に発生するものであり、発生させたテスト用ＤＭＡ要求信号１３０を選択回路１２０，１２１，…に出力する。
【００３９】
各周辺Ｉ／Ｏ１０，１１，…には、選択回路１２０，１２１，…が内蔵されている。選択回路１２０には、テスト用ＤＭＡ要求信号発生器１０４からのテスト用ＤＭＡ要求信号１３０と周辺Ｉ／Ｏ（Ａ／Ｄコンバータ）１０からのＤＭＡ要求信号１４０が入力されている。選択回路１２１には、テスト用ＤＭＡ要求信号発生器１０４からのテスト用ＤＭＡ要求信号１３０と周辺Ｉ／Ｏ（タイマ）１１からのＤＭＡ要求信号１４１が入力されている。
【００４０】
ＤＭＡ要求選択レジスタ１０８は、テスト時におけるＤＭＡ要求を有効とするために外部入力されるＤＭＡ要求選択信号（この場合は１ビットの信号）を記憶するものである。
【００４１】
ＤＭＡ要求選択レジスタ１０８から出力されるＤＭＡ要求選択信号１３５は選択回路１２０および遅延回路１４５に入力される。遅延回路１４５の出力１３６は選択回路１２１および次段の遅延回路（図示せず）に入力されている。
【００４２】
選択回路１２０は、ＤＭＡ要求選択レジスタ１０８からのＤＭＡ要求選択信号１３５が０のときには周辺Ｉ／Ｏ（Ａ／Ｄコンバータ）１０からのＤＭＡ要求信号１４０を選択し、ＤＭＡ要求選択信号１３５が１のときにはテスト用ＤＭＡ要求信号発生器１０４からのテスト用ＤＭＡ要求信号１３０を選択してＤＭＡコントローラ１０６に出力する。
【００４３】
選択回路１２１は、遅延回路１４５からの遅延ＤＭＡ要求選択信号１３６が０のときには周辺Ｉ／Ｏ（タイマ）１１からのＤＭＡ要求信号１４１を選択し、遅延ＤＭＡ要求選択信号１３６が１のときにはテスト用ＤＭＡ要求信号発生器１０４からのテスト用ＤＭＡ要求信号１３０を選択してＤＭＡコントローラ１０６に出力する。
【００４４】
この実施の形態４では、割込要求がＤＭＡ要求になっているが、その動作は実施の形態１の動作と基本的に全く同じであり、重複する説明は省略する。実施の形態４によれば、テスト用ＤＭＡ要求信号発生器１０４で発生させたテスト用ＤＭＡ要求信号１３０を順次ＤＭＡコントローラ１０６に入力するようにして、ＤＭＡコントローラ６に対し周辺Ｉ／Ｏ１０，１１，…からＤＭＡ要求されたのと同じ状態を作り出すようにしているおり、これにより周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、周辺Ｉ／ＯからのＤＭＡ要求を１つだけ選択しそれ以外の周辺Ｉ／ＯからはＤＭＡ要求が発生していない事を確認するテストを簡便に行うことができる。したがって、周辺Ｉ／Ｏ１０，１１，…とＤＭＡコントローラ１０６との間のＤＭＡ要求信号線１１５，１１６，…の間の配線ショートを検出するためのテストなどを容易に行えるようになる。
【００４５】
実施の形態５．
図５を用いてこの発明の実施の形態５について説明する。実施の形態５においては、図２に示す実施の形態２の構成を用いて、周辺Ｉ／ＯのＤＭＡ要求信号のテストを行うようにしている。
【００４６】
テスト用ＤＭＡ要求信号発生器１０２は、テスト用ＤＭＡ要求信号１３０の発生タイミングをソフトウェアで調整する事のできる、出力信号タイミング調整回路１０３を有している。
【００４７】
この実施の形態５によれば、周辺Ｉ／Ｏ１０，１１，…を実際に動作させることなく、各周辺Ｉ／Ｏ１０，１１，…に対応するＤＭＡ要求信号線１１５，１１６に対し、テスト用ＤＭＡ要求信号を同時に出力することができ、かつその発生タイミングをソフトウェアによって任意に簡単に調整する事ができるようにしている。したがって、ＤＭＡコントローラ１０６の要求ビットについてのクリティカルテストが容易になり、ＤＭＡ要求信号線１１５，１１６，…からのＤＭＡ要求発生とＣＰＵ７からのＤＭＡ要求の確認を、ＤＭＡコントローラ１０６が同一タイミングで実施するような競合テストが容易に達成できる。
【００４８】
実施の形態６．
図６を用いてこの発明の実施の形態６について説明する。実施の形態６においては、図３に示す実施の形態３の構成を用いて、周辺Ｉ／ＯのＤＭＡ要求信号のテストを行うようにしている。
【００４９】
この実施の形態６においては、テスト用ＤＭＡ要求信号１３０の発生タイミングを調整するための手段として、図５における出力信号タイミング調整回路１０３の代わりに周辺Ｉ／Ｏとしての出力信号タイミング調整回路付きタイマ１５０を用いている。この実施の形態６によれば、実施の形態５の効果に加え、回路規模の増大を防ぐという効果も有する。
【００５０】
【発明の効果】
以上説明したように、この発明によれば、遅延回路によって、テスト時における割込要求を有効とするための割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生させ、これら複数の遅延割込要求選択信号によって擬似的に発生させたテスト用割込要求信号の割込コントローラへの出力タイミングをずらせるようにしているので、割込要求を１つだけ選択し、それ以外の周辺Ｉ／Ｏからは割込要求が発生していない事を確認するテストを容易にかつ効率よく行うことが可能になり、これにより割込要求信号線の配線ショートを検出するなどのテストを簡便且つ効率よく行えるようになる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるマイクロコンピュータの構成を示すブロック図である。
【図２】この発明の実施の形態２にかかるマイクロコンピュータの構成を示すブロック図である。
【図３】この発明の実施の形態３にかかるマイクロコンピュータの構成を示すブロック図である。
【図４】この発明の実施の形態４にかかるマイクロコンピュータの構成を示すブロック図である。
【図５】この発明の実施の形態５にかかるマイクロコンピュータの構成を示すブロック図である。
【図６】この発明の実施の形態６にかかるマイクロコンピュータの構成を示すブロック図である。
【符号の説明】
２，４ テスト用割込要求信号発生器、３ 出力信号タイミング調整回路、６割込コントローラ、８ 割込要求選択レジスタ、１０，１１ 周辺Ｉ／Ｏ、２０，２１ 選択回路、４５ 遅延回路、５０，１５０ 出力信号発生タイミング調整回路付きタイマ、１０２，１０４ テスト用ＤＭＡ要求信号発生器、１０３出力信号タイミング調整回路、１０６ ＤＭＡコントローラ、１０８ ＤＭＡ要求選択レジスタ、１２０，１２１ 選択回路、１４５ 遅延回路。
Claims (8)
- 割込要求信号を発生する複数の周辺Ｉ／Ｏと、これら複数の周辺Ｉ／Ｏからの割込要求信号を選択制御する割込コントローラと、割込コントローラで選択された割込要求信号を用いて割込処理を行うＣＰＵとを備えるマイクロコンピュータにおいて、
テスト用割込要求信号を発生する割込要求信号発生器と、
テスト時における割込要求を有効とするための割込要求選択信号を記憶する割込要求選択レジスタと、
この割込要求選択レジスタからの割込要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延割込要求選択信号を発生する遅延回路と、
前記遅延回路からの遅延割込要求選択信号に基づき前記複数の周辺Ｉ／Ｏからの割込要求信号と前記割込要求信号発生器からのテスト用割込要求信号とを選択切り替えする複数の選択回路と、
を備え、前記複数の選択回路から夫々異なるタイミングで出力されるテスト用割込要求信号を順次前記割込コントローラに対して入力可能とすることを特徴とするマイクロコンピュータ。 - 割込要求信号を発生する複数の周辺Ｉ／Ｏと、これら複数の周辺Ｉ／Ｏからの割込要求信号を選択制御する割込コントローラと、割込コントローラで選択された割込要求信号を用いて割込処理を行うＣＰＵとを備えるマイクロコンピュータにおいて、
その発生タイミングが調整可能なテスト用割込要求信号を発生する割込要求信号発生器と、
テスト時における割込要求を有効とするための割込要求選択信号を記憶する割込要求選択レジスタと、
前記割込要求選択レジスタからの割込要求選択信号に基づき前記複数の周辺Ｉ／Ｏからの複数の割込要求信号と前記割込要求信号発生器からのテスト用割込要求信号とを選択切り替えする複数の選択回路と、
を備え、前記複数の選択回路から出力されるテスト用割込要求信号を前記割込コントローラに対して入力可能とすることを特徴とするマイクロコンピュータ。 - 前記割込要求信号発生器は、テスト用割込要求信号の発生タイミングをソフトウェア調整することを特徴とする請求項２に記載のマイクロコンピュータ。
- 前記割込要求信号発生器には、マイクロコンピュータに内蔵のタイマ機能を有する周辺Ｉ／Ｏが接続され、割込要求信号発生器は該周辺Ｉ／Ｏの出力に基づきテスト用割込要求信号の発生タイミングを調整することを特徴とする請求項２に記載のマイクロコンピュータ。
- ＤＭＡ要求信号を発生する複数の周辺Ｉ／Ｏと、これら複数の周辺Ｉ／ＯからのＤＭＡ要求信号に基づきＤＭＡ処理を実行するＤＭＡコントローラと、ＣＰＵとを備えるマイクロコンピュータにおいて、
テスト用ＤＭＡ要求信号を発生するＤＭＡ要求信号発生器と、
テスト時におけるＤＭＡ要求を有効とするためのＤＭＡ要求選択信号を記憶するＤＭＡ要求選択レジスタと、
このＤＭＡ要求選択レジスタからのＤＭＡ要求選択信号を１〜複数の異なる遅延時間だけ遅延させた１〜複数の遅延ＤＭＡ要求選択信号を発生する遅延回路と、
前記遅延回路からの１〜複数の遅延ＤＭＡ要求選択信号に基づき前記複数の周辺Ｉ／ＯからのＤＭＡ要求信号と前記ＤＭＡ要求信号発生器からのテスト用ＤＭＡ要求信号とを選択切り替えする複数の選択回路と、
を備え、前記１〜複数の選択回路から夫々異なるタイミングで出力されるテスト用ＤＭＡ要求信号を順次前記ＤＭＡコントローラに対して入力可能とすることを特徴とするマイクロコンピュータ。 - ＤＭＡ要求信号を発生する複数の周辺Ｉ／Ｏと、これら複数の周辺Ｉ／ＯからのＤＭＡ要求信号に基づきＤＭＡ処理を実行するＤＭＡコントローラと、ＣＰＵとを備えるマイクロコンピュータにおいて、
その発生タイミングが調整可能なテスト用ＤＭＡ要求信号を発生するＤＭＡ要求信号発生器と、
テスト時におけるＤＭＡ要求を有効とするためのＤＭＡ要求有効信号を記憶するＤＭＡ要求選択レジスタと、
前記ＤＭＡ要求選択レジスタからのＤＭＡ要求選択信号に基づき前記複数の周辺Ｉ／Ｏからの複数のＤＭＡ要求信号と前記ＤＭＡ要求信号発生器からのテスト用ＤＭＡ要求信号とを選択切り替えする複数の選択回路と、
を備え、前記複数の選択回路から出力されるテスト用ＤＭＡ要求信号を前記ＤＭＡコントローラに対して入力可能とすることを特徴とするマイクロコンピュータ。 - 前記ＤＭＡ要求信号発生器は、テスト用ＤＭＡ要求信号の発生タイミングをソフトウェア調整することを特徴とする請求項２に記載のマイクロコンピュータ。
- 前記ＤＭＡ要求信号発生器には、マイクロコンピュータに内蔵のタイマ機能を有する周辺Ｉ／Ｏが接続され、ＤＭＡ要求信号発生器は該周辺Ｉ／Ｏの出力に基づきテスト用ＤＭＡ要求信号の発生タイミングを調整することを特徴とする請求項２に記載のマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002322320A JP2004157730A (ja) | 2002-11-06 | 2002-11-06 | マイクロコンピュータ |
| US10/411,222 US7028123B2 (en) | 2002-11-06 | 2003-04-11 | Microcomputer, has selection circuit to select either testing-purpose interrupt request signal or interrupt request selection signal based on delayed selection signal, where selected signals are sent to interrupt controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002322320A JP2004157730A (ja) | 2002-11-06 | 2002-11-06 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004157730A true JP2004157730A (ja) | 2004-06-03 |
Family
ID=32171332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002322320A Pending JP2004157730A (ja) | 2002-11-06 | 2002-11-06 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7028123B2 (ja) |
| JP (1) | JP2004157730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107621974A (zh) * | 2016-07-13 | 2018-01-23 | 罗伯特·博世有限公司 | 中断请求分配装置和对此的运行方法 |
| JP7415650B2 (ja) | 2020-02-25 | 2024-01-17 | 富士通株式会社 | 負荷変動試験プログラム及び負荷変動試験方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4148223B2 (ja) * | 2005-01-28 | 2008-09-10 | セイコーエプソン株式会社 | プロセッサおよび情報処理方法 |
| TWI550595B (zh) * | 2012-05-09 | 2016-09-21 | 晨星半導體股份有限公司 | 顯示面板反應速度的量測器與相關方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63286938A (ja) | 1987-05-20 | 1988-11-24 | Fujitsu Ltd | マイクロプロセツサ |
| JPH0713772A (ja) * | 1993-06-29 | 1995-01-17 | Mitsubishi Electric Corp | データ処理装置 |
| JPH0895798A (ja) * | 1994-09-29 | 1996-04-12 | Fujitsu Ltd | データ処理装置 |
| US5862389A (en) * | 1995-02-27 | 1999-01-19 | Intel Corporation | Method and apparatus for selectively invoking a particular interrupt service routine for a particular interrupt request |
| US5754866A (en) * | 1995-05-08 | 1998-05-19 | Nvidia Corporation | Delayed interrupts with a FIFO in an improved input/output architecture |
| US6279067B1 (en) * | 1999-01-13 | 2001-08-21 | Ati International Srl | Method and apparatus for detecting interrupt requests in video graphics and other systems |
| KR100313945B1 (ko) * | 1999-03-03 | 2001-11-15 | 김영환 | 다단 인터럽트 제어 장치 |
| US6502152B1 (en) * | 1999-03-08 | 2002-12-31 | Texas Instruments Incorporated | Dual interrupt vector mapping |
| JP4151198B2 (ja) * | 1999-06-23 | 2008-09-17 | 株式会社デンソー | 割込コントローラ及びマイクロコンピュータ |
| US6539448B1 (en) * | 2000-05-26 | 2003-03-25 | Texas Instruments Incorporated | Priority first come first serve interrupt controller |
| US6721878B1 (en) * | 2000-06-14 | 2004-04-13 | Cypress Semiconductor Corp. | Low-latency interrupt handling during memory access delay periods in microprocessors |
-
2002
- 2002-11-06 JP JP2002322320A patent/JP2004157730A/ja active Pending
-
2003
- 2003-04-11 US US10/411,222 patent/US7028123B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107621974A (zh) * | 2016-07-13 | 2018-01-23 | 罗伯特·博世有限公司 | 中断请求分配装置和对此的运行方法 |
| CN107621974B (zh) * | 2016-07-13 | 2023-11-28 | 罗伯特·博世有限公司 | 中断请求分配装置和对此的运行方法 |
| JP7415650B2 (ja) | 2020-02-25 | 2024-01-17 | 富士通株式会社 | 負荷変動試験プログラム及び負荷変動試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7028123B2 (en) | 2006-04-11 |
| US20040088461A1 (en) | 2004-05-06 |
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