JPH1078886A - テスト装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のテスト装置では、複数のサイクルを必
要とする命令をテストする場合、そのサイクルごとにシ
リアルデータを供給しなければならず、テスト時のタイ
ミングが通常動作時のタイミングと一致しないという問
題があった。 【解決手段】 命令解読部１で、シフトレジスタ３は外
部からの任意データの入力をシリアルデータとして入力
かつ保持をする。テスト制御信号生成部４は命令実行に
必要なステート数分の前記シフトレジスタ３による外部
からのシリアルデータを保持することができ、命令実行
のタイミングに合わせて出力する。セレクタ５は、前記
命令解読部１の複数本数の出力信号と前記ステート回路
４に保持されたステート数分の外部からの入力信号とを
選択する。この構成により通常動作時のタイミングと同
じタイミングで複数ステートにわたる命令のテストを行
なうことができるという有利な効果が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロコンピュー
タあるいはマイクロプロセッサの内部回路のテストを行
なうことができるテスト装置に関する。

【０００２】

【従来の技術】従来より、マイクロコンピュータやマイ
クロプロセッサの内部回路の検査では、命令解読部の生
成する制御信号の代わりに外部より制御信号に相当する
シリアルデータを入力しテストする手法が用いられてき
た。

【０００３】内部のある回路のテストを行う場合、その
テスト箇所に任意の制御信号を入力する必要があるが、
ある特殊な条件でしか発生しない制御信号がある場合な
どには命令設定が複雑になる。そこで命令解読部の出力
と並列にシフトレジスタを設け、外部より制御信号に相
当するシリアルデータを伝搬させてテスト回路に任意の
制御信号を設定する。パラレルではなくシリアルにデー
タを伝搬させることで、外部から内部への信号幅を軽減
し集積回路の規模の増大を防いでいた。

【０００４】以下に命令解読部と並列に、外部よりシリ
アルデータを入力、保持できるシフトレジスタを設けた
従来例について説明する。

【０００５】図２は命令解読部と並列に、外部よりシリ
アルデータを入力、保持できるシフトレジスタを設けた
従来のテスト装置の代表的な構成を示すブロック図であ
る。また、図３は命令解読部の動作を示すタイミング図
である。

【０００６】図２の複数本数の出力信号を有する命令解
読部１１に設けられたテスト装置１２においてシフトレ
ジスタ１３は、外部からの任意データの入力をシリアル
データとして入力かつ保持する。選択回路１４は前記命
令解読部１１の複数本数の出力信号と前記シフトレジス
タ１３に保持された外部からの入力信号のいずれか一方
を選択する。

【０００７】以上のように構成された従来の命令解読部
と並列に、外部よりシリアルデータを入力、保持できる
シフトレジスタを設けたテスト装置の動作を説明する。

【０００８】命令解読部１１は命令（図示せず）を解読
し内部回路の制御信号を生成する。通常、命令解読部１
１は一命令を解読実行するのに複数サイクルにわたり制
御信号を生成する（以下、この１サイクルをステートと
もいう。）。図３に示すように、命令解読部１１は命令
を解読すると、複数のサイクルにわたり、各ブロックを
制御するための制御信号を生成する。

【０００９】通常の命令実行時には選択回路１４は命令
解読部１１が命令（図示せず）を解読し生成する制御信
号を選択し、内部回路に前記制御信号を供給する。テス
トモード時には選択回路１４は命令解読部１１が生成す
る制御信号に相当する外部入力されたシフトレジスタ１
３の保持する値を選択し、内部回路に制御信号として供
給する。

【００１０】このように、命令解読部と並列に、外部よ
りシリアルデータを入力、保持できるシフトレジスタを
設けることにより、最小限の回路で任意の制御信号を供
給しテストを容易化できるばかりでなく、命令解読部に
問題がある場合や、命令を追加する場合にも効果を発揮
する。

【００１１】

【発明が解決しようとする課題】上記のような従来のテ
スト装置では、命令実行に複数のサイクルを必要とする
命令をテストする場合、そのサイクルごとにシリアルデ
ータを外部より供給しなければならない。しかしながら
シリアルデータの供給は、通常動作時の命令解読部１１
の制御信号発生タイミングに比べて非常に大きな時間を
要する。このため、テスト時のタイミングが通常動作時
のタイミングと一致しないという問題があった。

【００１２】本発明は通常動作時のタイミングと同じタ
イミングで複数サイクルにわたる命令のテストを行なう
ことができるテスト装置を提供することを目的としてい
る。

【００１３】

【課題を解決するための手段】この課題を解決するため
に、請求項１に記載の本発明は、複数本数の出力信号を
有する命令解読部１に、外部からの任意データの入力を
シリアルデータとして入力かつ保持をする第１の手段３
と、前記命令解読部の複数本数の出力信号と前記第１の
手段の保持された外部からの入力信号を選択する第２の
手段６と、前記選択された複数の信号を一時的に保持す
る第３の手段４を備え、前記第３の手段４は命令実行に
必要なサイクル数分の前記第１の手段による外部からの
シリアルデータを保持することが可能で、かつ命令実行
に必要なタイミングで前記第３の手段の保持信号を命令
実行の制御信号として出力する手段を備え、通常の前記
命令解読部からの出力信号での命令実行と外部からの任
意データによる命令実行を選択できるように構成したも
のである。

【００１４】この発明によれば、複数サイクルにわたる
制御信号が前記第３の手段に保持された後、通常動作時
と同じタイミングで内部回路に供給することができるの
で、通常動作時のタイミングと同じタイミングで複数サ
イクルにわたる命令のテストを行なうことができる。

【００１５】請求項２に記載の本発明は、マイクロコン
ピュータ又はマイクロプロセッサにおける命令解読部に
より生成される制御信号の何れかに対応するデータを、
シリアルで入力する入力部と、１周期が１ステートに相
当するクロックを生成するクロック生成部と、前記入力
部により入力されたデータを保持し、前記クロック生成
部により生成されたクロックに従って、その保持してい
るデータを、前記ステート単位で出力するデータ保持部
と、テストモード時には、前記データ保持部から出力さ
れるデータを入力し、そのテストモード時以外には、前
記命令解読部により生成される制御信号を入力する選択
部とを備え、前記選択部の出力は、前記命令解読部によ
り生成される制御信号が送られるべき前記マイクロコン
ピュータ又はマイクロプロセッサの内部回路に接続さ
れ、前記データ保持部は、複数の前記ステート分のデー
タを保持することができることを特徴とするテスト装置
である。

【００１６】なお、前記入力部は、１つのシフトレジス
タであり、前記データ保持部は、前記１つのシフトレジ
スタ及び複数のラッチであるとしてもよい。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１を用いて説明する。

【００１８】図１は本発明のテスト装置の構成を示し、
図１において命令解読部１の出力側とその出力制御信号
が送られるべき内部回路（図示省略）との間に設けられ
たテスト装置２は、シフトレジスタ３と、選択回路５
と、ラッチ６〜９と、クロック生成回路１０とを備えて
いる。またラッチ６〜９と、クロック生成回路１０は命
令実行に必要なステート数分のデータを保持し、命令実
行に必要なタイミングで出力するテスト信号生成部４を
構成している。

【００１９】以上のように構成された本実施の形態のテ
スト装置２の動作について説明する。

【００２０】通常の命令実行時には選択回路５は命令解
読部１の出力信号を選択し、内部回路に命令解読部１の
生成する内部回路制御信号を供給する。

【００２１】テストモード時には選択回路５は、テスト
信号生成部４より出力される内部回路制御信号を選択
し、内部回路に制御信号を供給する。

【００２２】シフトレジスタ３は、外部から入力される
命令解読部１の生成する制御信号に相当する任意データ
をシリアルデータとして入力かつ保持する。テスト信号
生成部４は命令実行に必要なステート数分のシフトレジ
スタ３に入力されたシリアルデータを保持し、命令実行
のタイミングに応じて保持した信号を出力する。

【００２３】テスト設定において、シフトレジスタ１回
分のデータのみを用い、１サイクルの動作を確認する場
合、命令クロック生成回路１０は全てのラッチ６、７、
８、９にラッチ信号を同時タイミングで供給し、シフト
レジスタ３に保持されたシリアルデータはそのままテス
ト信号生成部４から出力される。

【００２４】次に、テスト設定において、シフトレジス
タ複数回分のデータを用い、命令実行が複数サイクルの
動作を確認する場合を説明する。複数サイクルの実行例
として、命令実行が３サイクルにわたる場合の動作を図
４、図５を用いて説明する。

【００２５】図４は３サイクル命令実行時に３サイクル
分のシリアルデータが入力されるまでの、タイミング発
生回路の動作を示している。また、図５は３サイクル分
のシリアルデータが入力されてから、実際にタイミング
発生回路が制御信号を出力するときの動作を示してい
る。

【００２６】まず、第１サイクルに必要なシリアルデー
タ（制御信号１）がシフトレジスタ３に入力された時点
でクロック生成回路１０は全てのラッチ６、７、８、９
にラッチ信号を供給し、ラッチ６、７、８、９には制御
信号１が入力かつ保持される。次に第２サイクルに必要
なシリアルデータ（制御信号２）がシフトレジスタ３に
入力された時点でクロック生成回路は最後の２段のラッ
チ６、７を除く全てのラッチ８、９にラッチ信号を供給
する。最後に第３サイクルに必要なシリアルデータ（制
御信号３）がシフトレジスタ３に入力された時点ではラ
ッチ６、７、８、９のいずれにもラッチ信号を供給しな
い。その結果、ラッチ６、７には制御信号１が、ラッチ
８、９には制御信号２が、シフトレジスタ３には制御信
号３が保持されることとなる。

【００２７】このように３つのサイクルに相当するシリ
アルデータが保持された時点でクロック生成回路１０は
命令実行のタイミングと同じクロックＴ１をラッチ６、
８に、またＴ１の逆相クロックＴ２をラッチ７、９に供
給する。その結果、ラッチ６の出力は、図３に示した命
令解読部１が生成する制御信号と同じタイミングで制御
信号を出力することとなる。

【００２８】同様に命令実行に必要なサイクル数が４以
上の場合もラッチの段数を追加することで命令解読部１
が生成する制御信号と同じタイミングで制御信号を出力
することができる。

【００２９】以上のとおり、本実施例によれば、通常動
作時のタイミングと同じタイミングで複数サイクルにわ
たる命令のテストを行なうことができる。

【００３０】

【発明の効果】以上のように本発明によれば、内部動作
の検査の際に必要な、内部回路の状態設定が容易に実現
でき、また通常動作時のタイミングと同じタイミングで
複数ステートにわたる命令のテストを行なうことができ
るテスト装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のテスト装置の構成を示し
た図

【図２】従来のテスト装置の構成を示した図

【図３】命令解読部の動作を示した図

【図４】本実施の形態のテスト装置のテスト信号生成部
の動作を示した図

【図５】本実施の形態のテスト装置のテスト信号生成部
の動作を示した図

【符号の説明】

１、１１ 命令解読部 ２、１２ テスト装置 ３、１３ シフトレジスタ ４ テスト信号生成部 ５、１４ 選択回路 ６、７、８、９ ラッチ １０ クロック生成回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータあるいはマイクロ
   プロセッサにおける複数本数の出力信号を有する命令解
   読部と並列に、外部からの任意データの入力をシリアル
   データとして入力かつ保持をする第１の手段と、 前記命令解読部の複数本数の出力信号と前記第１の手段
   の保持された外部からの入力信号のどちらか一方を選択
   する第２の手段と、 命令実行に必要なステート数分の前記第１の手段による
   外部からのシリアルデータを保持することが可能な第３
   の手段とを備え、 前記第３の手段は、命令実行に必要なタイミングで前記
   第３の手段の保持信号を命令実行の制御信号として出力
   する手段を有し、 前記命令解読部からの通常の出力信号での命令実行と外
   部からの任意データによる命令実行のどちらか一方を選
   択できることを特徴とするテスト装置。
2. 【請求項２】 マイクロコンピュータ又はマイクロプロ
   セッサにおける命令解読部により生成される制御信号の
   何れかに対応するデータを、シリアルで入力する入力部
   と、 １周期が１ステートに相当するクロックを生成するクロ
   ック生成部と、 前記入力部により入力されたデータを保持し、前記クロ
   ック生成部により生成されたクロックに従って、その保
   持しているデータを、前記ステート単位で出力するデー
   タ保持部と、 テストモード時には、前記データ保持部から出力される
   データを入力し、そのテストモード時以外には、前記命
   令解読部により生成される制御信号を入力する選択部と
   を備え、 前記選択部の出力は、前記命令解読部により生成される
   制御信号が送られるべき前記マイクロコンピュータ又は
   マイクロプロセッサの内部回路に接続され、 前記データ保持部は、複数の前記ステート分のデータを
   保持することができることを特徴とするテスト装置。
3. 【請求項３】 前記入力部は、１つのシフトレジスタで
   あり、前記データ保持部は、前記１つのシフトレジスタ
   及び複数のラッチであることを特徴とする請求項２に記
   載のテスト装置。