JP2002149502A - メモリのテスト方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を増加させることなく、短いテスト
時間でメモリのテストを行う。 【解決手段】 １つの半導体装置の内部に２つ以上のプ
ログラム制御演算回路１，９がある場合、プログラム制
御演算回路１のプログラムで、テスト対象のメモリ６に
対してメモリのテストに必要な制御信号を発生し、その
読み出しデータ信号を、プログラム制御演算回路９のプ
ログラムで解析してメモリ６のテスト結果を判断するの
で、制御信号を与えると同時に解析が進行可能となり、
テスト時間を短縮できる。また元々存在するプログラム
制御演算回路を用いてテストを行うので、テスト用の回
路増加はほとんど発生しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラム制御演
算回路（ＣＰＵ、ＤＳＰ等）を２つ以上有し、プログラ
ム格納以外の目的を持つメモリを有する大規模集積回路
の内蔵メモリテスト方法に関する。

【０００２】

【従来の技術】従来、特開平２０００−１８１９００に
示されるように、集積回路内の１つのプログラム制御演
算回路を用いて、内蔵メモリのテストを行う技術や、特
開平５−１０１６９７号公報に示されるような、メモリ
テスト用のＢＩＳＴと呼ばれるテスト専用回路による内
蔵メモリのテストを行う技術があった。

【０００３】

【発明が解決しようとする課題】しかしながら、第１の
従来手法では、メモリをテストする場合に、メモリに対
する書き込み／読み出しの制御と、読み出された値と期
待値との比較作業は同時に実行できないため、テスト時
間が長くなり易いという問題点があった。

【０００４】また、第２の従来手法では、テスト専用回
路を付加するため、メモリの個数が増加すると回路規模
が大きくなるという問題点があった。

【０００５】本発明は上記問題点を除去し、プログラム
制御演算回路（ＣＰＵ、ＤＳＰ等）を２つ以上有し、プ
ログラム格納以外の目的を持つメモリを有する場合に、
テスト時間が短くかつテスト専用回路の規模の小さいメ
モリテスト方法並びに半導体装置(集積回路)を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】この課題を解決するため
の手段を以下説明する。

【０００７】まず、第１のテスト方法は、第１のプログ
ラム制御演算回路のプログラムにより、テスト対象のメ
モリに対して、メモリのテストに必要な制御信号を発生
し、その読み出しデータ信号を、第２のプログラム制御
演算回路のプログラムで解析することにより、メモリの
テスト結果を判断することで、制御信号を与えると同時
に解析が並列で進行可能となる。

【０００８】これにより、１つのプログラム制御演算回
路でテストを行う方法に比べてテスト時間を短縮するこ
とができる。また、元々存在するプログラム制御演算回
路を用いてテストを行うので、テストのための回路増加
はほとんど発生しない。

【０００９】尚、テスト時に、第１のプログラム制御演
算回路と第２のプログラム制御演算回路を連動させる必
要があるため、第１のプログラム制御演算回路から第２
のプログラム制御演算回路を起動させるようにすると良
い。

【００１０】さらに、テスト対象のメモリが複数ある場
合も、順番にテスト対象のメモリを変更していくことで
容易に対応できる。

【００１１】また、プログラム制御演算回路ｍ個、プロ
グラム格納以外の目的を持つメモリｎ個を有し、ｍ≧２
ｎの場合には、２個のプログラム制御演算回路と１個の
プログラム格納以外の目的を持つメモリを1組として、
並列にｎ個のメモリのテスト結果を判断することが可能
となり、テスト時間を最小１／ｎにすることができる。

【００１２】第２のテスト方法は、プログラム制御演算
回路ｍ個、プログラム格納以外の目的を持つメモリｎ個
を有し、ｍ＞ｎの場合には、マスターとなる第１のプロ
グラム制御演算回路のプログラムにより、テスト対象の
ｎ個のメモリに対して、メモリのテストに必要な制御信
号を発生し、第１のプログラム制御演算回路を除いたｎ
個のプログラム制御演算回路と前記ｎ個のメモリを1対
１対応させ、それぞれのメモリとプログラム制御演算回
路の組において、メモリからの読み出しデータ信号を、
プログラム制御演算回路において、プログラム制御演算
回路に対するプログラムで解析することにより、ｎ個の
メモリのテストを同時に実施可能となり、テスト時間を
最小１／ｎにすることができる。

【００１３】尚、プログラム制御演算回路ｍ個、プログ
ラム格納以外の目的を持つメモリｎ個を有し、ｍ≦ｎの
場合でも、第１と第２のテスト方法を混ぜ合わせて利用
することで容易に対応可能となる。特に、メモリのワー
ド数が大きい物を並列化してテストすると同時に、ワー
ド数の小さい物を順序テストするようにすれば、テスト
時間を効果的に削減できる。

【００１４】また、半導体装置において上記テスト方法
を実現する手段として、第１の手段は、内蔵メモリをテ
ストする際に、第１のプログラム制御演算回路からメモ
リに読み書きのアクセス制御信号を送る手段と、前記メ
モリからの読み出しデータ信号を、第２のプログラム制
御演算回路で受け取る手段とを備えることで、第１のテ
スト方法を実現している。

【００１５】尚、テスト時に、第１のプログラム制御演
算回路と第２のプログラム制御演算回路を連動させる必
要があるため、第１のプログラム制御演算回路から第２
のプログラム制御演算回路を起動させる手段を備えても
良い。

【００１６】さらに、テスト対象のメモリが複数ある場
合も、それぞれのメモリに対して、第１のプログラム制
御演算回路から読み書きのアクセス制御信号を送る手段
と、読み出しデータ信号を第２のプログラム制御演算回
路で受け取る手段とを備え、メモリを順番にテスト対象
とすることでテストが実現される。

【００１７】また、プログラム制御演算回路ｍ個、プロ
グラム格納以外の目的を持つメモリｎ個を有し、ｍ≧２
ｎの場合には、1組の構成として第１のプログラム制御
演算回路から前記メモリに読み書きのアクセス制御信号
を送る手段と、前記メモリからの読み出しデータ信号
を、第２のプログラム制御演算回路で受け取る手段とを
備えるものとし、これを半導体装置内にｎ組構築するこ
とで、ｎ個のメモリのテストを同時に実施できる。

【００１８】第２の手段は、第１のプログラム制御演算
回路から、ｎ個のメモリに対してアクセス制御信号を送
る手段と、ｎ個のメモリからの読み出しデータ信号を、
第１のプログラム制御演算回路を除く、ｎ個のプログラ
ム制御演算回路のそれぞれ対応する１つのプログラム制
御演算回路で受け取る手段とを備えることで、第２のテ
スト方法を実現している。

【００１９】尚、第１、第２の手段を混在させても良
く、さらに、半導体装置内に従来方法の部分と本発明の
構成の部分を混在させることもできる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。

【００２１】（実施の形態１）図１は本発明（請求項
１）のメモリテスト方法を実施する際の信号の流れを示
した図である。

【００２２】メモリテストを行う場合に、プログラム制
御演算回路１はそのプログラムにより、被テストメモリ
６に対して、メモリ通常入力信号群２の代わりに、メモ
リテスト用入力信号群３を切り替え手段４で切り替え
て、メモリ入力信号群５として与える。

【００２３】メモリ入力信号群５により、読み出し動作
が起こると、被テストメモリ６から、メモリ通常出力信
号群７とメモリテスト用出力信号群８としてデータが読
み出される。メモリテストの際には、メモリテスト用出
力信号群８をプログラム制御演算回路９で取り込み、プ
ログラムにより、想定される期待値との比較を行い、メ
モリが正常であるかどうかを判別する。

【００２４】図２はこのメモリテスト方法を実施するフ
ローを示した図である。

【００２５】テスト開始し（処理１０）、まずプログラ
ム制御演算回路１のテストを行う（処理１１）。その結
果を判断フェイズでPASS/FAIL判定し（処理１２）、FAI
LならFAIL終了する（処理２１）。PASSの場合には、プ
ログラム制御演算回路９のテストを行う（処理１３）。
その結果を判断フェイズでPASS/FAIL判定し（処理１
４）、FAILならFAIL終了する（処理２１）。PASSの場合
には、被テストメモリ６のテストを行う（処理１５）。
被テストメモリ６のテスト（処理１５）では、まずテス
トモード切替えを行い（処理１６）、信号の流れをメモ
リテスト用に切り替える。

【００２６】次に、プログラム制御演算回路１とプログ
ラム制御演算回路９に対し、テスト用プログラムダウン
ロードを行う（処理１７）。テスト実行（処理１８）に
おいて、プログラム制御演算回路１とプログラム制御演
算回路９に対し起動をかけて、プログラム制御演算回路
１からメモリのテストに必要な制御信号を生成し、読み
出したデータをプログラム制御演算回路９で解析するこ
とで、メモリのテストを実施する。判断フェイズ（処理
１９）でPASS/FAIL判定し、FAILならFAIL終了し（処理
２１）、PASSならPASS終了する（処理２０）。

【００２７】尚、テスト実行（処理１８）において、プ
ログラム制御演算回路１とプログラム制御演算回路９の
同期を取るために、プログラム制御演算回路１からテス
ト時にプログラム制御演算回路９を起動するようにして
も良い(請求項２に対応)。

【００２８】また、被テストメモリが複数ある場合に
は、1つずつ図２のフローでテストすることができる(請
求項３に対応)。

【００２９】次に、本実施の形態のメモリテスト方法と
従来の第１のメモリテスト方法についての差異を説明す
る。なお、従来の第２のメモリテスト方法はテスト専用
回路を用いる点で本発明と大きく異なっており、その説
明は省略する。

【００３０】図３は従来のメモリテスト方法における信
号の流れを示した図で、プログラム制御演算回路３１は
そのプログラムにより、被テストメモリ３６に対して、
メモリ通常入力信号群３２の代わりに、メモリテスト用
入力信号群３３を切り替え手段３４で切り替えて、メモ
リ入力信号群３５として与える。

【００３１】メモリ入力信号群３５により読み出し動作
が起こると、被テストメモリ３６からメモリ通常出力信
号群３７とメモリテスト用出力信号群３８としてデータ
が読み出される。メモリテストの際には、メモリテスト
用出力信号群３８をプログラム制御演算回路３１で取り
込み、プログラムにより想定される期待値との比較を行
い、メモリが正常であるかどうかを判別する。

【００３２】この時のプログラム制御演算回路３１のプ
ログラム実行サイクル毎の動作例を図４に示す。ここで
は簡単化のため、２ワードのメモリをテストする場合を
示す。

【００３３】（プログラム実行サイクル毎の動作例）サ
イクル１で被テストメモリ３６に対する第１の書き込み
アドレスを生成する。

【００３４】サイクル２で被テストメモリ３６に対して
書き込みを実行する。

【００３５】サイクル３で被テストメモリ３６に対する
第２の書き込みアドレスを生成する。

【００３６】サイクル４で被テストメモリ３６に対して
書き込みを実行する。

【００３７】サイクル５で被テストメモリ３６に対する
第１の読み出しアドレスを生成する。

【００３８】サイクル６で被テストメモリ３６に対して
読み出しを実行する。

【００３９】サイクル７で読み出し結果と期待値を比較
する。

【００４０】サイクル８で条件判定ジャンプを行い、比
較結果がFAILの場合はFAIL終了へ飛び、PASSの場合は、
サイクル９へ進む。

【００４１】サイクル９で被テストメモリ３６に対する
第２の読み出しアドレスを生成する。

【００４２】サイクル１０で被テストメモリ３６に対し
て読み出しを実行する。

【００４３】サイクル１１で読み出し結果と期待値を比
較する。

【００４４】サイクル１２で条件判定ジャンプを行い、
比較結果がFAILの場合はFAIL終了へ飛び、PASSの場合
は、サイクル１３へ進む。

【００４５】サイクル１３でPASS終了する。

【００４６】以上の様に、PASS終了するまでに１３サイ
クルを要する。

【００４７】次に、本発明のメモリテスト方法によるプ
ログラム制御演算回路１並びにプログラム制御演算回路
９のプログラム実行サイクル毎の動作例を図５に示す。
ここでは簡単化のため、2ワードのメモリをテストする
場合を示す。

【００４８】（プログラム実行サイクル毎の動作例）サ
イクル１でプログラム制御演算回路１では被テストメモ
リ３６に対する第１の書き込みアドレスを生成する。プ
ログラム制御演算回路９はこのサイクルは何も実行しな
い。

【００４９】サイクル２でプログラム制御演算回路１で
は被テストメモリ３６に対して書き込みを実行する。プ
ログラム制御演算回路９はこのサイクルは何も実行しな
い。

【００５０】サイクル３でプログラム制御演算回路１で
は被テストメモリ３６に対する第２の書き込みアドレス
を生成する。プログラム制御演算回路９はこのサイクル
は何も実行しない。

【００５１】サイクル４でプログラム制御演算回路１で
は被テストメモリ３６に対して書き込みを実行する。プ
ログラム制御演算回路９はこのサイクルは何も実行しな
い。

【００５２】サイクル５でプログラム制御演算回路１で
は被テストメモリ３６に対する第１の読み出しアドレス
を生成する。プログラム制御演算回路９はこのサイクル
は何も実行しない。

【００５３】サイクル６でプログラム制御演算回路１で
は被テストメモリ３６に対して読み出しを実行する。プ
ログラム制御演算回路９はこのサイクルで読み出したデ
ータを取り込む。

【００５４】サイクル７でプログラム制御演算回路１で
は何も実行しない。プログラム制御演算回路９はこのサ
イクルで読み出したデータ読み出し結果と期待値を比較
する。

【００５５】サイクル８でプログラム制御演算回路１で
は被テストメモリ３６に対する第２の読み出しアドレス
を生成する。プログラム制御演算回路９はこのサイクル
で条件判定ジャンプを行い、比較結果がFAILの場合はFA
IL終了へ飛び、PASSの場合は、サイクル９へ進む。

【００５６】サイクル９でプログラム制御演算回路１で
は被テストメモリ３６に対して読み出しを実行する。プ
ログラム制御演算回路９はこのサイクルで読み出したデ
ータを取り込む。

【００５７】サイクル１０でプログラム制御演算回路１
は停止する。プログラム制御演算回路９はこのサイクル
で読み出したデータ読み出し結果と期待値を比較する。

【００５８】サイクル１１でプログラム制御演算回路９
は条件判定ジャンプを行い、比較結果がFAILの場合はFA
IL終了へ飛び、PASSの場合は、サイクル１２へ進む。

【００５９】サイクル１２でPASS終了する。

【００６０】以上の様に、PASS終了するまでに１２サイ
クルを要し、従来方法より1サイクルテスト時間が短く
なる。これは、図４の場合では、第１の読み出しアドレ
スを生成してから第２の読み出しアドレスを生成するま
でに4サイクルを要するのに比べて、図５では３サイク
ルで済むからである。この例では簡単化のために、2ワ
ードのメモリを対象としたが、ワード数が大きくなる
と、本発明の方法でのテストサイクル削減数が増加する
ことは明らかである。

【００６１】また、被テストメモリが複数ある場合に
は、図５のサイクル１０において、プログラム制御演算
回路１にて、次の被テストメモリへの書き込みアドレス
を生成することが可能であるから、順次テストする場合
のオーバヘッドを削減することも可能となる(請求項３
に対応)。

【００６２】なお、プログラム制御演算回路ｍ個、プロ
グラム格納以外の目的を持つメモリｎ個を有する半導体
装置であって、ｍ≧２ｎの場合には、図１に示す信号の
流れを、ｎ個の被テストメモリに対してｎ組構築でき
る。これにより、ｎ個の被テストメモリを同時にテスト
することが可能となる(請求項４に対応)。

【００６３】（実施の形態２）図６は本発明（請求項
５）のメモリテスト方法を実施する際の信号の流れを示
した図で、ｍ＝４、ｎ＝３の場合を示した図である。

【００６４】メモリテストを行う場合に、プログラム制
御演算回路６０１はそのプログラムにより、被テストメ
モリ６１２〜６１４に対して、メモリ通常入力信号群６
０３〜６０５の代わりに、メモリテスト用入力信号群６
０２を切り替え手段６０６〜６０８で切り替えて、メモ
リ入力信号群６０９〜６１１として与える。

【００６５】メモリテスト用入力信号群６０２により読
み出し動作が起こると、被テストメモリ６１２からメモ
リ通常出力信号群６１５とメモリテスト用出力信号群６
１６としてデータが読み出され、被テストメモリ６１３
からメモリ通常出力信号群６１７とメモリテスト用出力
信号群６１８としてデータが読み出され、被テストメモ
リ６１４からメモリ通常出力信号群６１９とメモリテス
ト用出力信号群６２０としてデータが読み出される。

【００６６】メモリテストの際には、メモリテスト用出
力信号群６１６をプログラム制御演算回路６２１で取り
込み、メモリテスト用出力信号群６１８をプログラム制
御演算回路６２２で取り込み、メモリテスト用出力信号
群６２０をプログラム制御演算回路６２３で取り込む。
プログラム制御演算回路６２１〜６２３では、それぞれ
のプログラムによって想定される期待値との比較を行
い、メモリが正常であるかどうかを判別する。

【００６７】図７は本発明（請求項５）のメモリテスト
方法を実施するフローを示した図である。

【００６８】テスト開始し（処理７０１）、まずテスト
に用いられるプログラム制御演算回路６０１、６２１〜
６２３のテスト７０２を行う。その結果を判断フェイズ
でPASS/FAIL判定し（処理７０３）、FAILならFAIL終了
する（処理７１０）。PASSの場合には、被テストメモリ
のテストを行う（処理７０４）。被テストメモリのテス
ト（処理７０４）では、まずテストモード切替えを行い
（処理７０５）、信号の流れをメモリテスト用に切り替
える。次に、プログラム制御演算回路６０１、６２１、
６２２、６２３に対し、テスト用プログラムダウンロー
ドを行う（処理７０６）。

【００６９】次に、プログラム制御演算回路６０１、６
２１、６２２、６２３に対し起動をかけて、まずプログ
ラム制御演算回路６０１からメモリのテストに必要な制
御信号を生成し、被テストメモリ６１２〜６１４にテス
トデータの書き込みを実施する（処理７０７）。書き込
み（処理７０７）では、被テストメモリ６１２〜６１４
に順番にテストデータの書き込みを行う。

【００７０】その後、プログラム制御演算回路６０１か
らメモリのテストに必要な制御信号を生成し、被テスト
メモリ６１２〜６１４に対して読み出しを実行する（処
理７０８）。読み出し（処理７０８）では、それぞれ被
テストメモリ６１２〜６１４より読み出したデータをプ
ログラム制御演算回路６２１〜６２３で同時に解析する
ことで、メモリのテストを実施する。判断フェイズでPA
SS/FAIL判定し（処理７０９）、FAILならFAIL終了し
（処理７１０）、PASSならPASS終了する（処理７１
１）。

【００７１】尚、各被テストメモリのメモリ容量が異な
る場合には、それぞれの解析に要する時間が異なってく
る。この場合にはテスト時間を短縮するため、テスト時
間の短い被テストメモリがＦＡＩＬしている場合には、
読み出し（処理７０８）を中断し、ＬＳＩのＦＡＩＬを
提示し、次のＬＳＩのテストを実行しても良い。

【００７２】また、各被テストメモリのメモリ容量が同
一の場合には、書き込み（処理７０７）において、全被
テストメモリの書き込みを実施することもでき、順番に
書き込みを行うよりもテスト時間を短縮することもでき
る。

【００７３】（実施の形態３）図８は本発明（請求項
６）の実施の形態３に係る半導体装置の構成例を示した
図で、プログラム制御演算回路８０１からメモリアクセ
ス制御信号８０２が出力される。この信号と通常のメモ
リアクセス制御信号８０３とが選択回路８０４に送られ
る。選択回路８０４ではこれら２つの信号をテストモー
ド信号８０６により切り替えて、メモリアクセス制御信
号８０７として出力する。メモリアクセス制御信号８０
７により、被テストメモリ８０８が制御され、書き込み
・読み出し動作が行われる。被テストメモリ８０８の出
力信号８０９は、プログラム制御演算回路８１０に入力
される。

【００７４】起動信号８１１はプログラム制御演算回路
８０１に入力される。プログラム制御演算回路８０１は
この信号が与えられると、プログラムの実行を開始す
る。

【００７５】プログラム制御演算回路８０１からのテス
ト起動制御信号８１２と起動信号８１３は選択回路８１
４に送られる。選択回路８１４ではこれら２つの信号を
テストモード信号８０６により切り替えて、起動信号８
１５として出力する。起動信号８１５はプログラム制御
演算回路８１０に入力される。プログラム制御演算回路
８１０はこの信号が与えられると、プログラムの実行を
開始する（請求項７に対応）。

【００７６】次に簡単に動作を説明する。まず、テスト
に必要なプログラムをプログラム制御演算回路８０１、
８１０のそれぞれの命令メモリにダウンロードする。

【００７７】テストモード信号８０６を切り替えて、メ
モリアクセス制御信号８０２がメモリアクセス制御信号
８０７となり、テスト起動制御信号８１２が起動信号８
１５となるようにする。

【００７８】起動信号８１１を与えて、プログラム制御
演算回路８０１を起動して被テストメモリ８０８のテス
トを開始する。プログラム制御演算回路８０１は必要な
タイミングでテスト起動制御信号８１２を出力してプロ
グラム制御演算回路８１０を起動し、被テストメモリ８
０８からの出力信号８０９をプログラム制御演算回路８
１０で解析させる。

【００７９】以上の動作により、被テストメモリ８０８
のテストが実現できる。

【００８０】尚、図８においては、プログラム制御演算
回路８０１よりテスト起動制御信号８１２を出力して、
プログラム制御演算回路８１０を起動したが、図９に示
すように起動信号８１１をプログラム制御演算回路８０
１とプログラム制御演算回路８１０に与える構成とし、
起動してからテストするまでのタイミングを調整したプ
ログラムを、それぞれのプログラム制御演算回路のプロ
グラムとして与えても良い(請求項８に対応)。

【００８１】また、被テストメモリが複数ある場合を次
に説明する。図１０に被テストメモリが３つの場合を例
として示す(請求項９に対応)。

【００８２】図１０で、プログラム制御演算回路１００
１からメモリアクセス制御信号１００２が出力される。
この信号と通常のメモリアクセス制御信号１００３とが
選択回路１００４に送られる。選択回路１００４ではこ
れら２つの信号を切替え制御信号１００５により切り替
えて、メモリアクセス制御信号１００６として出力す
る。メモリアクセス制御信号１００６により被テストメ
モリ１００７が制御され、書き込み・読み出し動作が行
われる。

【００８３】同様に、メモリアクセス制御信号１００２
と通常のメモリアクセス制御信号１００８とが選択回路
１００９に送られる。選択回路１００９では、これら２
つの信号を切替え制御信号１０１０により切り替えて、
メモリアクセス制御信号１０１１として出力する。メモ
リアクセス制御信号１０１１により、被テストメモリ１
０１２が制御され、書き込み・読み出し動作が行われ
る。

【００８４】更に、メモリアクセス制御信号１００２と
通常のメモリアクセス制御信号１０１３とが選択回路１
０１４に送られる。選択回路１０１４ではこれら２つの
信号を切替え制御信号１０１５により切り替えて、メモ
リアクセス制御信号１０１６として出力する。メモリア
クセス制御信号１０１６により、被テストメモリ１０１
７が制御され、書き込み・読み出し動作が行われる。

【００８５】被テストメモリ１００７の出力信号１０１
８、被テストメモリ１０１２の出力信号１０１９、被テ
ストメモリ１０１７の出力信号１０２０のそれぞれは、
選択回路１０２１に入力され、切替え制御信号１０２２
により、選択されて出力信号１０２３として出力され
る。出力信号１０２３はプログラム制御演算回路１０２
４に入力される。

【００８６】起動信号１０２５は、プログラム制御演算
回路１００１に入力される。プログラム制御演算回路１
００１はこの信号が与えられると、プログラムの実行を
開始する。

【００８７】プログラム制御演算回路１００１からのテ
スト起動制御信号１０２６と起動信号１０２７は選択回
路１０２８に送られる。選択回路１０２８ではこれら２
つの信号を切替え制御信号１０２９により切り替えて、
起動信号１０３０として出力する。起動信号１０３０は
プログラム制御演算回路１０２４に入力される。プログ
ラム制御演算回路１０２４はこの信号が与えられるとプ
ログラムの実行を開始する。

【００８８】次に簡単に動作を説明する。まず、テスト
に必要なプログラムをプログラム制御演算回路１００
１、１０２４のそれぞれの命令メモリにダウンロードす
る。

【００８９】切替え制御信号１００５により、メモリア
クセス制御信号１００２がメモリアクセス制御信号１０
０６となる様にし、切替え制御信号１０２２により、出
力信号１０１８が出力信号１０２３となるようにする。
また、切替え制御信号１０２９により、テスト起動信号
１０２６が起動信号１０３０となるようにする。

【００９０】起動信号１０２５を与えて、プログラム制
御演算回路１００１を起動してテストを開始する。プロ
グラム制御演算回路１００１は必要なタイミングでテス
ト起動信号１０２６を出力してプログラム制御演算回路
１０２４を起動する。

【００９１】プログラム制御演算回路１００１が起動
し、メモリアクセス制御信号１００２が出力され、被テ
ストメモリ１００７からの出力信号１０１８をプログラ
ム制御演算回路１０２４で解析する。同様に切替え制御
信号１０１０、１０１５と切替え制御信号１０２２の値
を適宜制御することで、テスト対象の被テストメモリ
を、被テストメモリ１０１２、１０１７に切り替えてテ
ストを行い、全被テストメモリのテストが実現できる。

【００９２】なお、図１０においては、プログラム制御
演算回路１００１よりテスト起動信号１０２６を出力し
て、プログラム制御演算回路１０２４を起動したが、起
動信号１０２５をプログラム制御演算回路１００１とプ
ログラム制御演算回路１０２４に与える構成とし、起動
してからテストするまでのタイミングを調整したプログ
ラムを、それぞれのプログラム制御演算回路のプログラ
ムとして与えても良い。

【００９３】なお、プログラム制御演算回路ｍ個、プロ
グラム格納以外の目的を持つメモリｎ個を有する半導体
装置であって、ｍ≧２ｎの場合には、図８または図９に
示す回路の構成を、ｎ個の被テストメモリに対してｎ組
構築できる。これにより、ｎ個の被テストメモリを同時
にテストすることが可能となる(請求項１０、１１、１
２に対応)。

【００９４】（実施の形態４）図１１は本発明（請求項
１３，１４）の半導体装置の構成を示した図で、ｍ＝
４、ｎ＝３の場合を示した図である。

【００９５】プログラム制御演算回路１１０１からメモ
リアクセス制御信号１１０２が出力される。この信号と
通常のメモリアクセス制御信号１１０３とが選択回路１
１０４に送られる。選択回路１１０４ではこれら２つの
信号をテストモード信号１１０６により切り替えて、メ
モリアクセス制御信号１１０５として出力する。メモリ
アクセス制御信号１１０５により、被テストメモリ１１
０７が制御され、書き込み・読み出し動作が行われる。

【００９６】同様に、メモリアクセス制御信号１１０２
と通常のメモリアクセス制御信号１１０８とが選択回路
１１０９に送られる。選択回路１１０９ではこれら２つ
の信号をテストモード信号１１０６により切り替えて、
メモリアクセス制御信号１１１０として出力する。メモ
リアクセス制御信号１１１０により被テストメモリ１１
１１が制御され、書き込み・読み出し動作が行われる。

【００９７】更に、メモリアクセス制御信号１１０２と
通常のメモリアクセス制御信号１１１２が選択回路１１
１３に送られる。選択回路１１１３ではこれら２つの信
号をテストモード信号１１０６により切り替えて、メモ
リアクセス制御信号１１１４として出力する。メモリア
クセス制御信号１１１４により、被テストメモリ１１１
５が制御され、書き込み・読み出し動作が行われる。

【００９８】被テストメモリ１１０７の出力信号１１１
６、被テストメモリ１１１１の出力信号１１１７、被テ
ストメモリ１１１５の出力信号１１１８は、それぞれプ
ログラム制御演算回路１１１９、１１２０、１１２１に
入力される。

【００９９】起動信号１１２２は、プログラム制御演算
回路１１０１に入力される。プログラム制御演算回路１
１０１は、この信号が与えられるとプログラムの実行を
開始する。

【０１００】プログラム制御演算回路１１０１からのテ
スト起動信号１１２３と起動信号１１２４は選択回路１
１２５に送られる。選択回路１１２５では、これら２つ
の信号をテストモード信号１１０６により切り替えて、
起動信号１１２６として出力する。起動信号１１２６は
プログラム制御演算回路１１１９に入力される。プログ
ラム制御演算回路１１１９は、この信号が与えられると
プログラムの実行を開始する。

【０１０１】同様に、テスト起動制御信号１１２３と起
動信号１１２７は選択回路１１２８に送られる。選択回
路１１２８ではこれら２つの信号をテストモード信号１
１０６により切り替えて、起動信号１１２９として出力
する。起動信号１１２９はプログラム制御演算回路１１
２０に入力される。プログラム制御演算回路１１２０
は、この信号が与えられるとプログラムの実行を開始す
る。

【０１０２】更に、テスト起動制御信号１１２３と起動
信号１１３０は選択回路１１３１に送られる。選択回路
１１３１ではこれら２つの信号をテストモード信号１１
０６により切り替えて、起動信号１１３２として出力す
る。起動信号１１３２はプログラム制御演算回路１１２
１に入力される。プログラム制御演算回路１１２１はこ
の信号が与えられるとプログラムの実行を開始する。

【０１０３】次に簡単に動作を説明する。まず、テスト
に必要なプログラムをプログラム制御演算回路１１０
１、１１１９、１１２０、１１２１のそれぞれの命令メ
モリにダウンロードする。

【０１０４】テストモード信号１１０５により、メモリ
アクセス制御信号１１０２がメモリアクセス制御信号１
１０６、１１１０、１１１４となる様にする。また、テ
ストモード信号１１０６により、テスト起動信号１１２
３が起動信号１１２６、１１２９、１１３２となるよう
にする。

【０１０５】起動信号１１２２を与えて、プログラム制
御演算回路１１０１を起動してテストを開始する。プロ
グラム制御演算回路１１０１は必要なタイミングでテス
ト起動信号１１２３を出力してプログラム制御演算回路
１１１９、１１２０、１１２１を起動する。

【０１０６】プログラム制御演算回路１１０１が起動
し、メモリアクセス制御信号１１０２が出力され、被テ
ストメモリ１１０７、１１１１、１１１５からのそれぞ
れの出力信号１１１６、１１１７、１１１８をプログラ
ム制御演算回路１１１９、１１２０、１１２１で解析す
る。

【０１０７】これにより、同時に３つの被テストメモリ
のテストが実行される。

【０１０８】尚、図１１においては、プログラム制御演
算回路１１０１よりテスト起動信号１１２３を出力し
て、プログラム制御演算回路１１１９、１１２０、１１
２１を起動したが、テスト起動信号１１２３をプログラ
ム制御演算回路１１０１、１１１９、１１２０、１１２
１に与える構成とし、起動してからテストするまでのタ
イミングを調整したプログラムを、それぞれのプログラ
ム制御演算回路のプログラムとして与えても良い(請求
項１５に対応)。

【０１０９】

【発明の効果】以上のように本発明（請求項１）の第１
のテスト方法は、第１のプログラム制御演算回路のプロ
グラムで、テスト対象のメモリに対してメモリのテスト
に必要な制御信号を発生し、その読み出しデータ信号
を、第２のプログラム制御演算回路のプログラムで解析
することにより、メモリのテスト結果を判断すること
で、制御信号を与えると同時に解析が並列で進行可能と
なるので、１つのプログラム制御演算回路でテストを行
う方法に比べてテスト時間を短縮することができる。

【０１１０】また、元々存在するプログラム制御演算回
路を用いてテストを行うので、テストのための回路増加
はほとんど発生しない。

【０１１１】尚、テスト時に、第１のプログラム制御演
算回路と第２のプログラム制御演算回路を連動させる必
要があるため、第１のプログラム制御演算回路から第２
のプログラム制御演算回路を起動させるようにしても良
い。

【０１１２】さらに、テスト対象のメモリが複数ある場
合も、順番にテスト対象のメモリを変更していくことで
容易に対応できる。

【０１１３】また、プログラム制御演算回路ｍ個、プロ
グラム格納以外の目的を持つメモリｎ個を有し、ｍ≧２
ｎの場合には、プログラム制御演算回路２個と被テスト
メモリ１個を1組としてこれを複数組用意すれば、並列
にｎ個のメモリのテスト結果を判断することが可能とな
り、テスト時間を最小１／ｎにすることができる。

【０１１４】本発明（請求項５）の第２のテスト方法に
よれば、プログラム制御演算回路ｍ個、プログラム格納
以外の目的を持つメモリｎ個を有し、ｍ＞ｎの場合に
は、マスターとなる第１のプログラム制御演算回路のプ
ログラムにより、テスト対象のｎ個のメモリに対して、
メモリのテストに必要な制御信号を発生し、第１のプロ
グラム制御演算回路を除いたｎ個のプログラム制御演算
回路と前記ｎ個のメモリを1対１対応させ、メモリから
の読み出しデータ信号を、受け側のプログラム制御演算
回路において解析することにより、ｎ個のメモリのテス
トを同時に実施可能となり、テスト時間を最小１／ｎに
することができる。

【０１１５】尚、プログラム制御演算回路ｍ個、プログ
ラム格納以外の目的を持つメモリｎ個を有し、ｍ≦ｎの
場合でも、第１から第２のテスト方法を混ぜ合わせて利
用することで容易に対応可能となる。

【０１１６】特に、メモリのワード数が大きい物を並列
化してテストすると同時に、ワード数の小さい物を順序
テストするようにすれば、テスト時間を効果的に削減で
きる。さらに、従来方法と本発明のテスト方法を混在さ
せても構わない。

【０１１７】本発明（請求項６）の半導体装置によれ
ば、メモリのテストを実現する第１の手段として、内蔵
メモリをテストする際に、第１のプログラム制御演算回
路から前記メモリに読み書きのアクセス制御信号を送る
手段と、前記メモリからの読み出しデータ信号を、第２
のプログラム制御演算回路で受け取る手段とを備えるこ
とで、第１のテスト方法を実現している。

【０１１８】尚、テスト時に、第１のプログラム制御演
算回路と第２のプログラム制御演算回路を連動させる必
要があるため、第１のプログラム制御演算回路から第２
のプログラム制御演算回路を起動させる手段を備えても
良い。

【０１１９】さらに、テスト対象のメモリが複数ある場
合も、それぞれのメモリに対して、第１のプログラム制
御演算回路から読み書きのアクセス制御信号を送る手段
と、読み出しデータ信号を第２のプログラム制御演算回
路で受け取る手段とを備え、メモリを順番にテスト対象
とすることでテストが実現される。

【０１２０】また、プログラム制御演算回路ｍ個、プロ
グラム格納以外の目的を持つメモリｎ個を有し、ｍ≧２
ｎの場合には、1組の構成として第１のプログラム制御
演算回路から前記メモリに読み書きのアクセス制御信号
を送る手段と、前記メモリからの読み出しデータ信号
を、第２のプログラム制御演算回路で受け取る手段とを
備えるものとし、これを半導体装置内にｎ組構築するこ
とで、ｎ個のメモリのテストを同時に実施できる。

【０１２１】本発明（請求項１３）の半導体装置によれ
ば、メモリのテストを実現する第２の手段として、第１
のプログラム制御演算回路から、ｎ個のメモリに対して
アクセス制御信号を送る手段と、ｎ個のメモリからの読
み出しデータ信号を、第１のプログラム制御演算回路を
除く、ｎ個のプログラム制御演算回路のそれぞれ対応す
る１つのプログラム制御演算回路で受け取る手段とを備
えることで、第２のテスト方法を実現している。

【０１２２】尚、第１、第２の手段を混在させても良
く、さらに、半導体装置内に従来方法の部分と本発明の
構成の部分を混在させることもできる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるメモリテスト方
法を実施する際の信号の流れを示した図

【図２】実施の形態１のメモリテスト方法を実施するフ
ローを示した図

【図３】従来のメモリテスト方法の信号の流れを示した
図

【図４】プログラム制御演算回路３１のプログラム実行
サイクル毎の動作例を示した図

【図５】プログラム制御演算回路１並びにプログラム制
御演算回路９のプログラム実行サイクル毎の動作例を示
した図

【図６】本発明の実施の形態２におけるメモリテスト方
法を実施する際の信号の流れを示した図

【図７】実施の形態２のメモリテスト方法を実施するフ
ローを示した図

【図８】本発明の実施の形態３における半導体装置の構
成例を示した図

【図９】起動信号８１１をプログラム制御演算回路８０
１とプログラム制御演算回路８１０に与える構成を示し
た図

【図１０】被テストメモリが３つの場合の半導体装置の
構成例を示した図

【図１１】本発明の実施の形態４における半導体装置の
構成例を示した図

【符号の説明】

１ プログラム制御演算回路 ２ メモリ通常入力信号群 ３ メモリテスト用入力信号群 ４ 切り替え手段 ５ メモリ入力信号群 ６ 被テストメモリ ７ メモリ通常出力信号群 ８ メモリテスト用出力信号群 ９ プログラム制御演算回路 ３１ プログラム制御演算回路 ３２ メモリ通常入力信号群 ３３ メモリテスト用入力信号群 ３４ 切り替え手段 ３５ メモリ入力信号群 ３６ 被テストメモリ ３８ メモリテスト用出力信号群 ６０１，６２１〜６２３ プログラム制御演算回路 ６１２〜６１４ 被テストメモリ ８０１，８１０ プログラム制御演算回路 ８０４，８１４ 選択回路 ８０８ 被テストメモリ １００１，１０２４ プログラム制御演算回路 １００４，１００９，１０１４，１０２８ 選択回路 １００７，１０１２，１０１７ 被テストメモリ １１０１，１１１９〜１１２１ プログラム制御演算回
路 １１０４，１１０９ 選択回路 １１０７，１１１１，１１１５ 被テストメモリ １１１３，１１２５，１１２８，１１３１ 選択回路

Claims (15)

【特許請求の範囲】
1. 【請求項１】プログラムで制御されるプログラム制御演
   算回路を２つ以上有し、プログラム格納以外の目的を持
   つメモリを有する半導体装置のメモリのテスト方法であ
   って、 第１のプログラム制御演算回路から、第１のプログラム
   制御演算回路に対するプログラムによって、前記メモリ
   に対して前記メモリのテストに必要な制御信号を発生
   し、 前記メモリからの読み出しデータ信号を、第２のプログ
   ラム制御演算回路において、前記第２のプログラム制御
   演算回路に対するプログラムで解析することにより、前
   記メモリのテスト結果を判断することを特徴とするメモ
   リのテスト方法。
2. 【請求項２】前記第２のプログラム制御演算回路は前記
   第１のプログラム制御演算回路からの起動により動作開
   始することを特徴とする請求項1記載のメモリのテスト
   方法。
3. 【請求項３】プログラム格納以外の目的を持つメモリが
   複数ある場合に、まず第１のプログラム制御演算回路か
   ら、前記第１のプログラム制御演算回路に対するプログ
   ラムによって、第１のメモリに対してテストに必要な制
   御信号を発生し、前記第１のメモリからの読み出しデー
   タ信号を、第２のプログラム制御演算回路において、前
   記第２のプログラム制御演算回路に対するプログラムで
   解析し、 次に、前記第１のプログラム制御演算回路から、前記第
   １のプログラム制御演算回路に対するプログラムによっ
   て、第２のメモリに対してテストに必要な制御信号を発
   生し、前記第２のメモリからの読み出しデータ信号を、
   前記第２のプログラム制御演算回路において、前記第２
   のプログラム制御演算回路に対するプログラムで解析
   し、という動作を繰り返して前記プログラム格納以外の
   目的を持つメモリをテストすることを特徴とする請求項
   1記載のメモリのテスト方法。
4. 【請求項４】プログラム制御演算回路ｍ個、プログラム
   格納以外の目的を持つメモリｎ個を有する半導体装置の
   メモリテスト方法であって、ｍ≧２ｎの場合に、 ２個のプログラム制御演算回路と１個のプログラム格納
   以外の目的を持つメモリを1組として、その組の中で、
   第１のプログラム制御演算回路から、前記第１のプログ
   ラム制御演算回路に対するプログラムでメモリに対して
   メモリのテストに必要な制御信号を発生し、前記メモリ
   からの読み出しデータ信号を、第２のプログラム制御演
   算回路において、第２のプログラム制御演算回路に対す
   るプログラムで解析することにより、並列にｎ個のメモ
   リのテスト結果を判断することを特徴とする請求項1記
   載のメモリのテスト方法。
5. 【請求項５】プログラム制御演算回路ｍ個、プログラム
   格納以外の目的を持つメモリｎ個を有する半導体装置の
   メモリのテスト方法であって、 ｍ＞ｎの場合には、第１のプログラム制御演算回路か
   ら、前記第１のプログラム制御演算回路に対するプログ
   ラムによって、前記ｎ個のメモリに対して前記メモリの
   テストに必要な制御信号を発生し、 前記第１のプログラム制御演算回路を除く、ｍ−１個の
   プログラム制御演算回路の内、ｎ個のプログラム制御演
   算回路と前記ｎ個のメモリを1対１対応させ、それぞれ
   のメモリとプログラム制御演算回路の組において、前記
   メモリからの読み出しデータ信号を、プログラム制御演
   算回路において、プログラム制御演算回路に対するプロ
   グラムで解析することにより、前記メモリのテスト結果
   を判断することを特徴とするメモリのテスト方法。
6. 【請求項６】プログラムで制御されるプログラム制御演
   算回路を２つ以上有し、プログラム格納以外の目的を持
   つメモリを有する半導体装置であって、 前記メモリをテストする際に、第１のプログラム制御演
   算回路から前記メモリに読み書きのアクセス制御信号を
   送る手段と、前記メモリからの読み出しデータ信号を、
   第２のプログラム制御演算回路で受け取る手段とを有す
   ることを特徴とする半導体装置。
7. 【請求項７】前記メモリをテストする際に、前記第２の
   プログラム制御演算回路に対して、通常の起動信号と第
   １のプログラム制御演算回路からの起動信号とを切り替
   える手段を備えたことを特徴とする請求項６記載の半導
   体装置。
8. 【請求項８】前記メモリをテストする際に、前記第１の
   プログラム制御演算回路と、前記第２のプログラム制御
   演算回路に対する起動信号を同時に与える手段を備えた
   ことを特徴とする請求項６記載の半導体装置。
9. 【請求項９】プログラム格納以外の目的を持つメモリが
   複数ある場合に、メモリをテストする際に、第１のプロ
   グラム制御演算回路から前記全てのプログラム格納以外
   の目的を持つメモリに対するアクセス制御信号を送る手
   段と、前記全てのプログラム格納以外の目的を持つメモ
   リからの読み出しデータ信号を第２のプログラム制御演
   算回路で受け取る手段を有することを特徴とする請求項
   ６記載の半導体装置。
10. 【請求項１０】プログラム制御演算回路ｍ個、プログラ
    ム格納以外の目的を持つメモリｎ個を有する半導体装置
    であって、ｍ≧２ｎの場合に、２個のプログラム制御演
    算回路と１個のプログラム格納以外の目的を持つメモリ
    を1組とし、そのｎ組の1組毎において、第１のプログラ
    ム制御演算回路から前記メモリに読み書きのアクセス制
    御信号を送る手段と、前記メモリからの読み出しデータ
    信号を、第２のプログラム制御演算回路で受け取る手段
    とを有することを特徴とする請求項６記載の半導体装
    置。
11. 【請求項１１】前記ｎ組のそれぞれにおいて、第２のプ
    ログラム制御演算回路に対して、通常の起動信号と第１
    のプログラム制御演算回路からの起動信号とを切り替え
    る手段を備えたことを特徴とする請求項１０記載の半導
    体装置。
12. 【請求項１２】前記ｎ個のプログラム制御演算回路に対
    する起動信号を同時に与える手段を備えたことを特徴と
    する請求項１０記載の半導体装置。
13. 【請求項１３】プログラム制御演算回路ｍ個、プログラ
    ム格納以外の目的を持つメモリｎ個を有する半導体装置
    であって、 ｍ＞ｎの場合には、第１のプログラム制御演算回路か
    ら、前記ｎ個のメモリに対してアクセス制御信号を送る
    手段と、前記ｎ個のメモリからの読み出しデータ信号
    を、第１のプログラム制御演算回路を除く、ｍ−１個の
    プログラム制御演算回路の内、ｎ個のプログラム制御演
    算回路のそれぞれ対応する１つのプログラム制御演算回
    路で受け取る手段を有することを特徴とする半導体装
    置。
14. 【請求項１４】前記ｎ個のプログラム制御演算回路に対
    して、通常の起動信号と、第１のプログラム制御演算回
    路からの起動信号を切り替える手段を備えたことを特徴
    とする請求項１３記載の半導体装置。
15. 【請求項１５】前記第１のプログラム制御演算回路と、
    前記ｎ個のプログラム制御演算回路に対する起動信号を
    同時に与える手段を備えたことを特徴とする請求項１３
    記載の半導体装置。