JP2000009816A - 半導体集積回路及び半導体集積回路の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 試験時の不良検出率を落としたり、試験時間
を長くすることなくピン数を削減できる半導体集積回路
を提供する。 【解決手段】 テストモード生成部２は外部からの入力
選択に応じて少なくともテストモードを生成する。制御
部３はテストモード生成部２で生成したテストモードに
基づいてテスト用プログラムを実行する。ロジック演算
部４は制御部３が上記テスト用プログラムを実行するこ
とによって生成した演算制御信号に基づいてテスト用デ
ータを生成する。ＲＡＭ５は制御部３による制御に応じ
てロジック演算部４が生成したテスト用データを記憶す
る。テスト用回路６は上記テストモードに対応した動作
が終了した後にＲＡＭ５から読み出される上記テスト用
データを外部に導出すると共に外部からのデータを取り
入れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算部を備えた半
導体集積回路及び半導体集積回路の試験方法に関する。

【０００２】

【従来の技術】従来、半導体集積回路の試験では、外部
からテストパターンを入力し、テストパターンの変化に
ともなって回路の出力が正常に変化するか否かを、出力
ピンの信号を観測することで確認していた。

【０００３】しかし、パッケージの小型化などでピン数
を減らす必要があって、テスト結果を観測するためのピ
ンを十分に設けることができない場合がある。

【０００４】この場合、テストパターン入力について
は、内部のリードオンリーメモリ（ＲＯＭ）などを使っ
てプログラム化しておくことにより、テストパターンを
半導体集積回路内部で発生できるので、ピン数の減少は
あまり影響はない。

【０００５】

【発明が解決しようとする課題】ところが、テストパタ
ーン出力に関しては、ピン数の減少により同時に観測で
きる信号の数が限られてしまうので、不良検出率の低下
を招いてしまう。このため、出力ピンの前にセレクタを
設けて、時分割で出力ピンに出す信号を切り換える、な
どの手段が必要になり、テストに必要な時間が長くなる
とともに、テストのために付加される回路の規模も大き
い。また、出力ピンに出す信号を切り換えるためのクロ
ックがこの半導体集積回路の最高動作周波数になるた
め、入力テストパターンの変化は、最高動作周波数より
も遅くなってしまう。

【０００６】本発明は、上記課題に鑑みてなされたもの
であり、試験時の不良検出率を落としたり、試験時間を
長くすることなくピン数を削減できる半導体集積回路の
提供を目的とする。

【０００７】また、本発明は、不良検出率を落とさず、
かつ試験時間を長くすることなく半導体集積回路を試験
できる半導体集積回路の試験方法の提供を目的とする。

【０００８】

【課題を解決するための手段】本発明に係る半導体集積
回路は、上記課題を解決するために、外部からの入力選
択に応じてテストモードを生成するモード生成手段と、
上記モード生成手段で生成したテストモードに基づいて
テスト用プログラムを実行する制御手段と、上記制御手
段が上記テスト用プログラムを実行することによって生
成した演算制御信号に基づいてテスト用データを生成す
る演算手段と、上記制御手段による制御に応じて上記演
算手段が生成したテスト用データを記憶するデータ記憶
手段と、上記テストモードに対応した動作が終了した後
に上記データ記憶手段から読み出される上記テスト用デ
ータを外部に導出すると共に外部からのデータを取り入
れる入出力手段とを備える。

【０００９】ここで、上記モード生成手段はテストモー
ドとして、上記データ記憶手段の初期化モードと、上記
テストプログラムの実行による上記テスト結果の上記デ
ータ記憶手段への書き込みモードと、上記テスト結果の
上記データ記憶手段からの読み出しモードを生成する。

【００１０】また、上記モード生成手段で上記初期化モ
ードが生成されたとき、上記データ記憶手段には上記入
出力手段を介した外部からの初期化用データが供給され
る。

【００１１】また、上記モード生成手段で上記テスト結
果書き込みモードが生成されたとき、上記データ記憶手
段には上記演算手段からのテスト用データが供給され
る。

【００１２】このため、上記半導体集積回路によれば、
テストシーケンス終了後に内蔵のデータ記憶手段からテ
スト用データを読み出し、そのテスト用データと基準デ
ータを照合することにより不良個所の検出を可能とす
る。

【００１３】本発明に係る半導体集積回路の試験方法
は、上記課題を解決するために、演算部を備えた半導体
集積回路を試験するための半導体集積回路の試験方法に
おいて、外部からの入力選択に応じてテストモードを生
成するモード生成工程と、上記モード生成工程で生成し
たテストモードに基づいてテスト用プログラムを実行す
る制御工程と、上記制御工程が上記テスト用プログラム
を実行することによって生成した演算制御信号に基づい
てテスト用データを生成する演算工程と、上記制御工程
による制御に応じて上記演算工程が生成したテスト用デ
ータを記憶するデータ記憶工程と、上記テストモードに
対応した動作が終了した後に上記データ記憶工程から読
み出される上記テスト用データを外部に導出する出力工
程と、上記出力工程からの上記テスト用データを基準デ
ータと照合する照合工程とを備える。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。この実施の形態は、図
１に示す半導体集積回路１である。

【００１５】この半導体集積回路１は、外部からの入力
選択に応じて少なくともテストモードを生成するテスト
モード生成部２と、テストモード生成部２で生成したテ
ストモードに基づいてテスト用プログラムを実行する制
御部３と、制御部３が上記テスト用プログラムを実行す
ることによって生成した演算制御信号に基づいてテスト
用データを生成するロジック演算部４と、制御部３によ
る制御に応じてロジック演算部４が生成したテスト用デ
ータを記憶するデータ記憶手段となるＲＡＭ５と、上記
テストモードに対応した動作が終了した後にＲＡＭ５か
ら読み出される上記テスト用データを外部に導出すると
共に外部からのデータを取り入れる入出力手段となるテ
スト用回路６とを備えて成る。

【００１６】ロジック演算部４は中央演算処理装置（Ｃ
ＰＵ）あるいはディジタル信号処理装置（ＤＳＰ）など
からなる。このロジック演算部４には、内部バス７を介
してＲＡＭデータセレクタ８が接続されている。また、
制御部３が実行するテスト用プログラムや通常動作のた
めのプログラムはＲＯＭ９に格納されている。

【００１７】テスト用回路６は、シリアル通信により外
部とデータの入出力を可能とする。外部から入力される
シリアルデータは、ＲＡＭ５のリード、ライトの指定な
どをするためのコマンドと、ＲＡＭ５のアドレスと、Ｒ
ＡＭ５のライト時書き込みデータからなる。このシリア
ルデータは、テスト用回路６内部でパラレルデータに変
換され、ライトイネーブルやチップセレクト等のＲＡＭ
のコントロール信号、アドレス、データに生成される。
また、このテスト用回路６は、後述するテストモード生
成部２でのコマンドにより、ＲＡＭ５のリードが指定さ
れた時には、リードされたＲＡＭデータをパラレルから
シリアルに変換して、外部へシリアルで出力する。

【００１８】ＲＯＭ９は、上述したようにテスト用プロ
グラムと通常動作用プログラムの２種類のプログラムを
格納している。

【００１９】制御部３は、テストモード生成部２からの
信号に応じて、テスト用プログラムか通常動作用プログ
ラムのどちらかの命令をＲＯＭ９から読み、読み込んだ
命令をデコードして、ロジック演算部４の制御信号を出
力する。

【００２０】テストモード生成部２は、外部からの入力
選択に応じてテストモードを生成する。また、テストモ
ードでなく、通常の動作モードが選択されているときに
は、相応の信号を出力する。

【００２１】テストモードとしては、テスト用にＲＡＭ
の初期化を行う「テストモード１」と、テスト用プログ
ラムでの演算を実行する「テストモード２」と、テスト
終了後のＲＡＭデータの読み出しを行う「テストモード
３」がある。また、「通常の動作モード」とは、通常動
作用プログラムでの演算を実行するモードである。

【００２２】ＲＡＭデータセレクタ８は、被選択端子群
[A]又は[B]のセレクトをテストモード生成部２からの信
号によって切り換えてセレクトする。

【００２３】ＲＡＭデータセレクタ８は、「テストモー
ド２」と「通常動作モード」がテストモード生成部２で
生成されたときには、被選択端子群［A］をセレクトす
る。このため、アドレス、コントロール信号を制御部３
から、データを内部バス７を介してロジック演算部４か
ら選択して、ＲＡＭ５に与える。

【００２４】一方、ＲＡＭデータセレクタ８は、「テス
トモード１」と「テストモード３」がテストモード生成
部２で生成されたときには、被選択端子群［B」をセレ
クトする。このため、アドレス、コントロール信号、デ
ータ全てをテスト用回路６からの出力としてＲＡＭ５に
与える。

【００２５】このような構成の半導体集積回路１の詳細
な動作を以下の図２〜図５のフローチャートを用いて説
明する。

【００２６】先ず、図２のステップＳ１０で、外部から
テストモードが選択されたか、通常動作モードが選択さ
れたかを判定し、テストモードが選択されたときには上
記「テストモード１」、「テストモード２」及び「テス
トモード３」を生成し、ステップＳ２０、ステップＳ３
０及びステップＳ４０をシーケンスとして実行する。通
常動作が選択されたときには「通常の動作モード」を生
成し、ステップＳ５０を実行する。

【００２７】ステップＳ２０では、「テストモード１」
が生成されたので、ＲＡＭ５を初期化する。詳細には、
図３に示すように、ステップＳ２１でシリアル通信によ
り外部から与えられる、初期化のための上記シリアルデ
ータをテスト用回路６がパラレルデータに変換し、ＲＡ
Ｍ５のコントロール信号、アドレス、データを生成す
る。

【００２８】ステップＳ２２においてＲＡＭデータセレ
クタ８は被選択端子群[B]を選択する。すると、上記初
期化用のアドレス、コントロール信号、データはＲＡＭ
５に供給される。

【００２９】ステップＳ２３において上記初期化用のア
ドレス、コントロール信号に基づいてＲＡＭ５に初期化
データを書き込む。

【００３０】ここまでで上記図２のステップＳ２０のＲ
ＡＭ５の初期化が終了し、次にステップＳ３０で「テス
トモード２」に対応したテスト用プログラムでの演算の
実行に移る。詳細には、図４に示すように、ステップＳ
３１で制御部３はＲＯＭ９からテスト用プログラムを読
み出し、ステップＳ３２で命令を実行してテスト用の制
御信号を生成し、ロジック演算部４に出力する。

【００３１】ステップＳ３３でロジック演算部４は上記
テスト用の制御信号に従って動作する。ロジック演算の
結果得られるデータ、ロジック演算部４の内部のレジス
タなどの状態は、内部バス７を通じて、必要なものはＲ
ＡＭ５に順次書かれていく。

【００３２】ステップＳ３４でＲＡＭデータセレクタ８
は、被選択制御端子[A]を選択する。このため、ＲＡＭ
５には制御部３により実行されたテスト用プログラムに
応じたアドレス、コントロール信号が供給され、また、
ロジック演算部４から内部バス７を介してテスト用デー
タが供給される。そして、ステップＳ３５においてＲＡ
Ｍ用データを書き込む。

【００３３】ここまでで上記図２のステップＳ３０のテ
スト用プログラムでの演算の実行を終了し、次にステッ
プＳ４０で「テストモード３」に対応したテストデータ
の外部への出力の実行に移る。

【００３４】詳細には、図５に示すように、ステップＳ
４１でＲＡＭ５からテスト用データを読み出し、ステッ
プＳ４２でＲＡＭデータセレクタ８が被選択制御端子
[B]を選択する。そして、ステップＳ４３でテスト用回
路６は読み出されたＲＡＭデータをパラレルからシリア
ルに変換して、外部へシリアルデータとして出力する。

【００３５】上記シリアルデータを受け取った外部では
期待値と照合することにより、不良個所の検出を行うこ
とができる。

【００３６】このように、この半導体集積回路１に対し
て本発明に係る半導体集積回路の試験方法を適用して試
験を行うと、テストシーケンス終了後にＲＡＭ５からテ
スト用データを読み出すことができ、そのテスト用デー
タと基準データを照合することにより不良個所の検出を
可能とする。

【００３７】また、この半導体集積回路１は、試験時の
不良検出率を落としたり、試験時間を長くすることなく
ピン数を削減できる。

【００３８】なお、半導体集積回路１の変形例を図６に
示す。この変形例は、上記図１の半導体集積回路１がＲ
ＡＭデータセレクタ８でＲＡＭ５とテスト用回路６から
の出力データの選択を行っていたのに対し、ＲＡＭ５と
テスト用回路６からの出力データも内部バス７のデータ
ソースの一つとする回路構成となっている。

【００３９】したがって、この変形例は、上記図３に示
した初期化処理を行う際には、初期化データをＲＡＭデ
ータセレクタ８を介さずに内部バス７を通してＲＡＭ５
に供給する。

【００４０】また、上記図５に示したテストデータの外
部への出力処理を行う際には、ＲＡＭ５からのテストデ
ータはＲＡＭデータセレクタ８を介さずに内部バス７を
通してテスト用回路６に送られる。他の動作については
同様であるので説明を省略する。

【００４１】この変形例に対して、本発明に係る半導体
集積回路の試験方法を適用して試験を行うと、テストシ
ーケンス終了後にＲＡＭ５からテスト用データを読み出
すことができ、そのテスト用データと基準データを照合
することにより不良個所の検出を可能とする。

【００４２】また、この変形例も、試験時の不良検出率
を落としたり、試験時間を長くすることなくピン数を削
減できる。

【００４３】

【発明の効果】本発明によれば、半導体集積回路試験の
不良検出率を落としたり、試験時間を長くすることなく
ピン数を削減できる。また、テスト用回路は、ＲＡＭの
テストのためにもともと必要なものであり、ロジック演
算部のテストのために追加する回路の規模は小さくて済
む。

【図面の簡単な説明】

【図１】本発明の実施の形態となる半導体集積回路の構
成を示すブロック図である。

【図２】上記半導体集積回路の動作を説明するためのフ
ローチャートである。

【図３】上記図２に示したフローチャートの第１の要部
を詳細に示したフローチャートである。

【図４】上記図２に示したフローチャートの第２の要部
を詳細に示したフローチャートである。

【図５】上記図２に示したフローチャートの第３の要部
を詳細に示したフローチャートである。

【図６】上記実施の形態となる半導体集積回路の変形例
の構成を示すブロック図である。

【符号の説明】

１ 半導体集積回路、２ テストモード生成部、３ 制
御部、４ ロジック演算部、５ ＲＡＭ、６ テスト用
回路、８ ＲＡＭデータセレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢部 進 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 小林 敬 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2G032 AC03 AK13 AK14 AL05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部からの入力選択に応じてテストモー
   ドを生成するモード生成手段と、 上記モード生成手段で生成したテストモードに基づいて
   テスト用プログラムを実行する制御手段と、 上記制御手段が上記テスト用プログラムを実行すること
   によって生成した演算制御信号に基づいてテスト用デー
   タを生成する演算手段と、 上記制御手段による制御に応じて上記演算手段が生成し
   たテスト用データを記憶するデータ記憶手段と、 上記テストモードに対応した動作が終了した後に上記デ
   ータ記憶手段から読み出される上記テスト用データを外
   部に導出すると共に外部からのデータを取り入れる入出
   力手段とを備えることを特徴とする半導体集積回路。
2. 【請求項２】 上記モード生成手段はテストモードとし
   て、上記データ記憶手段の初期化モードと、上記テスト
   プログラムの実行による上記テスト結果の上記データ記
   憶手段への書き込みモードと、上記テスト結果の上記デ
   ータ記憶手段からの読み出しモードを生成することを特
   徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 上記モード生成手段で上記初期化モード
   が生成されたとき、上記データ記憶手段には上記入出力
   手段を介した外部からの初期化用データが供給されるこ
   とを特徴とする請求項２記載の半導体集積回路。
4. 【請求項４】 上記モード生成手段で上記テスト結果書
   き込みモードが生成されたとき、上記データ記憶手段に
   は上記演算手段からのテスト用データが供給されること
   を特徴とする請求項２記載の半導体集積回路。
5. 【請求項５】 演算部を備えた半導体集積回路を試験す
   るための半導体集積回路の試験方法において、 外部からの入力選択に応じてテストモードを生成するモ
   ード生成工程と、 上記モード生成工程で生成したテストモードに基づいて
   テスト用プログラムを実行する制御工程と、 上記制御工程が上記テスト用プログラムを実行すること
   によって生成した演算制御信号に基づいてテスト用デー
   タを生成する演算工程と、 上記制御工程による制御に応じて上記演算工程が生成し
   たテスト用データを記憶するデータ記憶工程と、 上記テストモードに対応した動作が終了した後に上記デ
   ータ記憶工程から読み出される上記テスト用データを外
   部に導出する出力工程と、 上記出力工程からの上記テスト用データを基準データと
   照合する照合工程とを備えることを特徴とする半導体集
   積回路の試験方法。