KR100277770B1 - 시퀀스 제어회로 - Google Patents

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또루 이나가끼
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Abstract

본 발명의 시퀀스 제어회로는 메모리 테스트 장치의 테스트 패턴 발생기내에 제공되며, 테스트 패턴 프로그램을 기술할 때 복수의 브랜치 조건들에 따라 복수의 브랜치들을 지정할 수 있도록 한다. 상기 시퀀스 제어회로는 상이한 브랜치 어드레스들을 각각 저장하기 위한 복수의 브랜치 어드레스 레지스터들 및 플래그값들의 조합들을 검지하기 위한 복수의 플래그들을 수신하는 논리 연산회로를 구비한다. 프로그램 카운터 제어기는 논리 연산회로에서 검지된 플래그값들의 조합에 따라 어떤 브랜치 어드레스를 선택하고 선택된 브랜치 어드레스 레지스터내에 저장된 상기 브랜치 어드레스를 프로그램 카운터로 로드하도록 배열한다.

Description

시퀀스 제어회로
본 발명은 시퀀스 제어회로에 관한 것으로, 특히 반도체 메모리 테스트 장치의 테스트 패턴 발생기내에 사용되는 것이 바람직한 시퀀스 제어회로에 관한 것이다.
메모리 테스트 장치는 반도체 메모리 디바이스를 테스트하는 데 사용된다. 상기 메모리 테스트 장치는 소정의 테스트 프로그램, 즉 패턴 프로그램에 기초하여 테스트 중 메모리 (memory under test; MUT) 에 어드레스 신호, 데이터 신호 및 제어신호를 공급한 다음, 상기 MUT 로부터 판독된 데이터가 소정의 타이밍에서 기대 데이터(expectation data) 와 일치하는지 여부를 판단하여 상기 MUT 의 합격/불합격를 결정한다. 어드레스 신호들, 테스트 신호들 및 제어신호들이 상기 MUT 에 공급되는 경우, 기대 데이터는 상기 어드레스 신호들, 상기 테스트 신호들 및 상기 제어신호들의 조합에 대응하는 정상적인 MUT 로부터 출력되는 데이터를 의미하는 것으로 간주된다.
도 1 은 종래의 메모리 테스트 장치의 기본적인 전체 구조를 도시한 블록 다이어그램이다. 상기 메모리 테스트 장치 (1) 는 MUT (2) 의 테스트를 수행하며, 기준 클럭을 발생시키기 위한 타이밍 발생기 (5); 상기 기준 클럭을 수신하여 상기 MUT (2) 로 공급될 어드레스 신호들, 테스트 데이터 신호들 및 제어 신호들을 발생시키기 위한 테스트 패턴 발생기 (6); 상기 테스트 패턴 발생기 (6) 로부터 각각의 신호들을 수신하고 상기 신호들을 테스트용으로 요구되는 파형으로 만든 후에 상기 MUT (2) 에 이들 신호들을 적용하기 위한 파형 쉐이퍼(waveform shaper) (7); 및 상기 MUT (2) 로부터 판독된 데이터를 수신하고 기대 데이터의 합격/불합격을 판단하기 위한 논리 비교기 (8) 를 구비한다.
테스트 패턴 발생기 (6) 는 어드레스 신호들, 테스트 데이터 신호들 및 제어신호들에 부가하여 기대 데이터도 발생시킨다. 상기 기대 데이터는 상기 테스트 패턴 발생기 (6) 로부터 논리 비교기 (8) 로 공급된다. 상기 논리 비교기 (8) 는 MUT (2) 로부터 판독된 데이터와 상기 기대 데이터를 비교하고, 상기 데이터의 일치(match)/불일치(dismatch)에 따라 MUT 의 품질 판정을 수행하고 합격/불합격 신호로써 상기 결과를 상기 테스트 패턴 발생기 (6) 에 출력한다. 게다가, 논리 비교기 (8) 가 MUT (2) 의 출력 데이터와 테스트 사이클들 중의 특정한 사이클내의 기대 데이터와 비교하여 상기 둘 사이의 일치를 검지하는 경우, 상기 논리 비교기 (8) 는 매치 플래그 MFLG 를 테스트 패턴 발생기 (6) 에 출력한다. 여기서, MUT (2) 로 공급될 일련의 어드레스 신호, 테스트 데이터 신호 및 제어신호는 테스트 패턴이라고 불리운다.
테스트 패턴 발생기 (6) 는 MUT (2) 로 각각 공급될 어드레스 신호들, 테스트 데이터 신호들 및 제어신호들을 발생시키는 어드레스 발생기 (11), 테스트 데이터 발생기 (12) 및 제어신호 발생기 (13) 를 가지며, 또한 상기 어드레스 발생기 (11), 상기 테스트 데이터 발생기 (12) 및 상기 제어신호 발생기 (13) 를 제어하는 시퀀스 제어회로 (10) 도 추가로 갖는다.
도 2 는 종래의 시퀀스 제어회로의 내부 구조의 일례를 도시하는 블록 다이어그램이다.
상기 시퀀스 제어회로는 테스트 패턴을 발생시키기 위한 일련의 지시들로 구성되는 테스트 프로그램을 저장하기 위한 지시 메모리(instruction memory) (121); 상기 지시 메모리 (121) 의 어드레스를 지정하기 위한 프로그램 카운터 (PC) (122); 어드레스들을 일시적으로 저장하기 위한 스택 레지스터 (123); 상기 프로그램 카운터 (122) 및 상기 스택 레지스터 (123) 를 제어하기 위한 프로그램 카운터 제어기 (124); 상기 프로그램 카운터 (122) 의 초기값을 저장하기 위한 시작 어드레스 레지스터 (STA)(125); 브랜치 지시들에 의해 지정된 브랜치의 어드레스를 저장하기 위한 브랜치 어드레스 레지스터 (BAR)(126); 인덱스 레지스터 (127); 인덱스 워크 레지스터 (128); 및 인덱스 카운터 (129) 를 구비한다. 상기 인덱스 레지스터 (127), 상기 인덱스 워크 레지스터 (128) 및 상기 인덱스 카운터 (129) 는 모두 루프 지시들을 제어하기 위한 것이다.
지시 메모리 (121) 내에 저장될 모든 지시들은 연산코드부, 즉 시퀀스 제어 지시의 연산코드부 및 각각의 지시 코드에 대응하는 오퍼랜드로 구성된다. 이들 지시들에 대응하여, 지시 메모리 (121) 는 연산코드부를 저장하기 위한 한 쌍의 시퀀스 제어 지시 영역 및 오퍼랜드를 저장하기 위한 오퍼랜드 저장 영역를 갖는다. 이러한 유형의 시퀀스 제어 회로의 경우에, 지정된 브랜치 어드레스 또는 테스트 프로그램내의 루프 조건들을 표현하는 유형의 오퍼랜드 또는 MUT (2) 로 공급될 어드레스 신호, 테스트 데이터 신호 및 제어 신호를 발생시키기 위한 파라미터를 기술하는 유형의 오퍼랜드가 존재한다. 따라서, 상기 시퀀스 제어 회로는, 상기 시퀀스 제어 지시 영역에 부가하여, 지시 메모리 (121) 의 각각의 어드레스의 메모리 영역내에 제공되는 어드레스 연산영역, 데이터 연산영역 및 제어신호 발생 지시영역을 갖는다. 상기 어드레스 연산영역, 상기 데이터 연산영역 및 상기 제어신호 발생 지시영역은 오퍼랜드 저장 영역내에 제공된다.
지시 메모리 (121) 가 상기 프로그램 카운터 (122) 로부터 출력되는 어드레스에 의해 액세스되는 경우, 어드레스 발생, 테스트 데이터 발생 및 제어 신호 발생용 지시들은 어드레스 연산영역, 데이터 연산영역 및 제어신호 발생 지시영역으로부터 판독된 다음에 어드레스 발생기 (11)(도 1 참조), 테스트 데이터 발생기 (12)(도 1 참조) 및 제어신호 발생기 (13)(도 1 참조) 로 각각 공급된다. 따라서, 상기 어드레스 발생기 (11), 상기 테스트 데이터 발생기 (12) 및 상기 제어신호 발생기 (13) 는 각각 MUT (2) 용 어드레스 신호, 테스트 데이터 신호 및 제어신호를 발생시킨다.
프로그램 카운터 제어기 (124) 는 지시 메모리 (121) 로부터 시퀀스 제어 지시들 중의 연산코드부, 논리 비교기 (8)(도 1 참조) 로부터 매치 플래그 MFLG 및 인덱스 카운터 (129) 의 출력을 수신한다. 지시 메모리 (121) 내에 저장된 지시를 복호화(decoding)하여 얻은 결과, 매치 플래그 MFLG 및 인덱스 카운터 (129) 로부터의 출력에 기초하여, 상기 프로그램 카운터 제어기 (124) 는 프로그램 카운터 (122) 및 스택 레지스터 (123) 를 제어한다. 구체적으로, 프로그램 카운터 제어기 (124) 는 프로그램 카운터 (122) 의 내용, 즉 증가(increment), 감소(decrement) 또는 보유 연산(hold operation) 을 통하여 지시 메모리 (121) 내에서 다음에 판독될 어드레스를 나타내는 값을 처리하고 상기 값을 프로그램 카운터 (122) 로 로드한다. 상기 값을 프로그램 카운터 (122) 로 로드하기 위하여, 프로그램 카운터 제어기 (124) 는 판독된 지시들에 대응하여 지시 메모리 (121) 의 현재의 어드레스에 대한 지시들의 오퍼랜드 중의 임의의 하나 (i), 시작 어드레스 레지스터 (126) 의 내용 (ii), 브랜치 어드레스 레지스터 (126) 의 내용 (iii) 및 스택 레지스터 (123) 의 내용 (iv) 이 상기 값으로써 프로그램 카운터 (122) 에 설정되도록 배열한다.
지시 메모리 (121) 의 오퍼랜드 저장 영역으로부터 판독된 어드레스는 또한 인덱스 레지스터 (127) 로도 공급된다. 인덱스 카운터 (129) 는 상기 인덱스 레지스터 (127) 및 워크 레지스터로써 기능하는 인덱스 워크 레지스터 (128) 를 사용하여 루프 지시들을 제어하며, 카운터 값이 특정한 값과 일치하는 경우, 상기 값을 프로그램 카운터 제어기 (124) 로 출력함으로써 상기 프로그램 카운터 (122) 를 제어한다.
최근에, 플래쉬 메모리라고 불리우는 반도체 메모리가 개발되고 생산되었다. 상기 플래쉬 메모리는 비휘발성 메모리이고 따라서, 외부로부터 특별한 전력 공급없이도 메모리 데이터를 유지할 수 있고 인쇄 회로 기판상에 장착된 상태에서 메모리내에 저장된 데이터를 재기입할 수 있는 장점을 갖는다. 플래쉬 메모리의 연산 특성은 다음의 6 가지 항목으로 요약된다
(1) 명령 입력에 의해 설정하는 연산 모드
(2) 자동 기입
(3) 자동 소거(칩 소거/블록 소거)
(4) 데이터 기입 완료/소거 완료의 검지
(5) 블록 보호 기능
(6) 디바이스 코드.
그러므로, 명령 입력에 의해 플래쉬 메모리내의 칩 유닛 또는 블록 유닛에 의해 수행될 자동 소거 액티버티를 설정할 수 있다. 그러나, 플래쉬 메모리에 있어서, 블록 유닛에 대한 소거가능 횟수는 과도한 소거(excess erasing) 때문에 디바이스를 브레이크 다운(break down)시킬 확률을 갖기 때문에 어떤 값 이내로 제한된다. 그러므로, 기입 완료/소거 완료를 알려주는 상태를 검지하는 것이 필요하다. 플래쉬 메모리 테스트를 수행하기 위한 테스트 패턴에서, 기입 완료/소거 완료 상태를 기입하기 위해 참조하는, 플래그인, 검지 결과에 따라, 시퀀스 제어 회로내의 프로그램 카운터의 브랜치 어드레스를 전환시킨다.
상술된 바와 같이, 플래쉬 메모리 테스트가 수행되는 경우, 플래그의 상태에 대응하여 시퀀스 제어 회로내의 브랜치 어드레스를 전환할 것이 요구된다. 상술된 종래의 시퀀스 제어 회로에서는, 일 플래그의 지시에 의해 브랜치 어드레스를 전환할 수 있다. 그러나, 브랜치 어드레스가 플래쉬 메모리로부터 검지된 복수의 플래그 값들의 조합에 따라 전환되는 경우, 예를 들어, 상술된 종래의 시퀀스 제어 회로에 있어서, 패턴 프로그램의 브랜치 어드레스가 자동 알고리듬의 실행 또는 종료를 나타내는 한 플래그 및 시간 제한을 나타내는 다른 플래그의 양쪽 플래그들의 내용에 따라 전환되는 경우, 테스트 프로그램내의 일 명령문 (statement) 만으로 이와 같은 브랜치 어드레스의 전환을 기술하기는 불가능하다.
본 발명의 제 1 목적은 복수의 브랜치 조건들에 좌우되는 복수의 브랜치들을 프로그램 기술내에 지정함으로써, 사용자가 상기 프로그램을 용이하게 기술할 수 있는 시퀀스 제어회로를 제공하는 것이다.
본 발명의 제 2 목적은 복수의 브랜치 조건들에 좌우되는 복수의 브랜치들을 반도체 메모리의 테스트 패턴 프로그램 기술내에 지정함으로써, 사용자가 용이하게 패턴 프로그램을 기술하고 테스트 시간을 감소시킬 수 있는 시퀀스 제어 회로를 제공하는 것이다. 구체적으로는, 테스트 중 디바이스로부터 출력된 신호들의 내용이 브랜치 조건으로써 적용되는 경우, 복수의 브랜치 조건들의 조합에 따라 복수의 브랜치들을 지정할 수 있는 시퀀스 제어 회로를 제공하는 것이 본 발명의 제 2 목적이다.
본 발명의 제 1 목적은 프로그램 카운터를 구비하는 시퀀스 제어 회로에 의해 달성될 수 있으며 상기 회로에서 프로그램 카운터로 보내질 어드레스는 복수의 브랜지 조건들의 조합들에 대해 행해진 검지 결과에 좌우되어 전환될 수 있다.
본 발명의 제 2 목적은 반도체 메모리 디바이스의 테스트를 수행하기 위한 메모리 테스트 장치의 테스트 패턴 발생기내에 제공되는 시퀀스 제어회로에 의해 수행되며, 상기 시퀀스 제어회로는 테스트 프로그램의 각각의 지시를 저장하기 위한 지시 메모리; 브랜치 어드레스를 저장하기 위한 복수의 브랜치 어드레스 레지스터들 각각; 복수의 플래그들을 수신하고 플래그값들의 조합을 검지하기 위한 논리 연산회로; 어드레스를 지시 메모리로 출력하기 위한 프로그램 카운터; 지시 메모리로부터 판독된 제어 워드에 따라 프로그램 카운터를 제어하고 플래그값들의 조합에 대응하는 브랜치 어드레스 레지스터들 중 하나를 선택하기 위한 프로그램 카운터 제어기를 구비하며, 여기서 상기 프로그램 카운터 제어기에 의해 선택된 상기 브랜치 어드레스 레지스터내에 저장된 상기 브랜치 어드레스는 상기 프로그램 카운터로 로드된다.
달리 말하자면, 본 발명의 시퀀스 제어회로에서는, 브랜치 조건들을 나타내는 복수의 플래그들의 조합의 검지 결과에 따라, 상기 프로그램 카운터 내부로 로드될 상기 어드레스가 전환된다. 그러므로, 반도체 메모리 테스트를 수행하기 위한 메모리 테스트 장치의 패턴 발생기내의 시퀀스 제어회로를 사용함으로써, 복잡한 테스트 패턴이 상대적으로 간단한 회로의 변형을 통하여 용이하게 만들어질 수 있다.
플래쉬 메모리 테스트에서 블록 소거 연산 동안 타임 아웃이 일어나는 경우, 상기 플래쉬 메모리는 종래의 테스트 패턴에 따른 테스트에서와 같이 결함으로 간주되었지만, 그러나 이러한 경우, 상기 메모리는 타임 아웃을 나타내는 블록을 제외한 블록들에서 양호하고 사용가능하다. 그러므로, 유용한 메모리를 결함있는 것으로 버리지 않고 테스트를 계속하도록 다른 블록으로 옮겨가는 것만이 필요하다. 본 발명의 시퀀스 제어회로에 따라, 이들 경우에 테스트 패턴을 발생시키는 것이 특별히 용이하다.
도 1 은 통상적인 유형의 메모리 테스트 장치의 구조를 도시하는 블록 다이어그램.
도 2 는 종래의 시퀀스 제어회로의 구조를 도시하는 블록 다이어그램.
도 3 은 본 발명의 양호한 실시예의 시퀀스 제어회로의 구조를 도시하는 블록 다이어그램.
*도면의 주요부분에 대한 부호의 설명*
21 : 지시 메모리 22 : 프로그램 카운터
23 : 스택 레지스터 24 : 프로그램 카운터 제어기
25 : 시작 어드레스 레지스터 261~26n: 브랜치 어드레스 레지스터
27 : 인덱스 레지스터 28 : 인덱스 워크 레지스터
29 : 인덱스 카운터 30 : 논리 연산회로
도 3 에 도시된 시퀀스 제어회로는, 도 2 에 도시된 종래의 시퀀스 제어회로에서와 동일한 방식으로, 도 1 에 도시된 바와 같은 메모리 테스트 장치 (1) 의 테스트 패턴 발생기 (6) 내에 제공되는 시퀀스 제어회로 (10) 로써 사용된다. 그러나, 본 실시예의 메모리 테스트 장치는 복수의 플래그들이 논리 비교기 (8) 로부터 테스트 패턴 발생기 (6) 내로 입력된다는 면에서 도 1 의 메모리 테스트 장치와 상이하다.
도 3 에 도시된 본 실시예의 시퀀스 제어 회로는 테스트 패턴을 발생시키기 위한 일련의 지시들로 구성되는 테스트 프로그램을 저장하기 위한 지시 메모리 (21); 상기 지시 메모리 (21) 의 어드레스를 지정하기 위한 프로그램 카운터 (PC)(22); 어드레스들의 일시적인 저장을 위한 스택 레지스터 (23); 상기 프로그램 카운터 (22) 및 상기 스택 레지스터 (23) 를 제어하기 위한 프로그램 카운터 제어기 (24); 상기 프로그램 카운터 (22) 의 초기값을 저장하기 위한 시작 어드레스 레지스터 (STA)(25); 브랜치 지시들에 의해 지정된 브랜치의 어드레스를 저장하기 위한 복수의 브랜치 어드레스 레지스터들 (BARs)(261내지 26n) 각각; 인덱스 레지스터 (27); 인덱스 워크 레지스터 (28); 인덱스 카운터 (29); 및 논리 연산회로 (30) 를 구비한다. 상기 논리 연산회로 (30) 는 복수의 플래그들(2 개의 플래그 FLG1, FLG2 가 예시됨)을 수신하여 이들 복수의 플래그들을 복호화한다. 브랜치 어드레스는 브랜치 어드레스 레지스터들 (261내지 26n) 각각에 독립적으로 설정될 수 있다.
상기 지시 메모리 (21) 는 도 2 에 도시된 종래의 시퀀스 제어회로내의 지시 메모리 (121) 와 동일한 구조 및 기능을 가지며, 연산코드부를 저장하기 위한 한 쌍의 시퀀스 제어 지시 영역들 및 오퍼랜드를 저장하기 위한 오퍼랜드 저장 영역을 갖는다.
상기 프로그램 카운터 제어기 (24) 는 지시 메모리 (21) 로부터 시퀀스 제어 지시들의 연산코드부, 논리 연산회로 (30) 로부터의 출력 및 인덱스 카운터 (29) 의 출력을 수신한다. 상기 프로그래 카운터 제어기 (24) 는 지시 메모리 (21) 내에 저장된 지시들을 복호화하여 얻어진 결과에 기초하여 그리고 논리 연산회로 (30) 및 인덱스 카운터 (29) 로부터의 출력들에 기초하여 상기 프로그램 카운터 (22) 및 상기 스택 레지스터 (23) 를 제어한다. 구체적으로는, 상기 프로그램 카운터 제어기 (24) 는 상기 프로그램 카운터 (22) 의 내용, 즉 증가, 감소 또는 유지 연산을 통하여 상기 지시 메모리 (21) 내에서 다음에 판독될 어드레스를 나타내는 값을 처리하고 상기 값을 프로그램 카운터 (22) 내부로 로드한다. 상기 값을 프로그램 카운터 (22) 로 로드하기 위하여, 상기 프로그램 카운터 제어기 (24) 는 판독된 지시들에 따라 지시 메모리 (21) 의 현재의 어드레스에 대한 지시의 오퍼랜드 중의 임의의 하나 (i), 시작 어드레스 레지스터 (25) 의 내용 (ii), 브랜치 어드레스 레지스터들 (261내지 26n) 의 내용 (iii) 및 상기 스택 레지스터 (23) 의 내용 (iv) 이 상기 값으로써 상기 프로그램 카운터 (22) 에 설정되도록 배열한다.
지시 메모리 (21) 의 오퍼랜드 저장 영역으로부터 판독된 어드레스는 또한 인덱스 레지스터 (27) 로도 공급된다. 인덱스 카운터 (29) 는 상기 인덱스 레지스터 (27) 및 워크 레지스터로써 기능하는 인덱스 워크 레지스터 (28) 를 사용하여 루프 지시들을 제어하고, 카운터 값이 특정한 값과 일치하는 경우, 프로그램 카운터 제어기 (24) 로 상기 값을 출력함으로써 프로그램 카운터 (122) 를 제어한다.
결과적으로, 도 2 에 도시된 종래의 시퀀스 제어 회로와 비교할 때, 본 발명에 따른 도 3 에 도시된 시퀀스 제어회로는 복수의 브랜치 어드레스 레지스터 (261내지 26n) 및 복수의 입력된 플래그들을 복호화하기 위한 논리 연산회로 (30) 를 갖는다. 따라서, 도 3 에 도시된 시퀀스 제어회로는 논리 연산회로 (30) 의 출력 데이터가, 플래그들 대신에, 직접 프로그램 카운터 제어기 (24) 로 입력된다는 면에서 도 2 에 도시된 시퀀스 제어 회로와 상이하다.
상기 시퀀스 제어회로에서는, 복수의 브랜치 어드레스 레지스터 (261내지 26n) 가 제공되고 복수의 플래그들의 각각의 값들의 조합들이 논리 연산회로 (30) 에 의해 검지된다. 어떤 브랜치 어드레스 레지스터내에 저장된 어드레스가 탐지된 플래그값들의 조합에 따라 프로그램 카운터 (22) 로 로드되도록 배열된다. 물론, 탐지된 조합의 유형에 따라 몇몇 경우에서는, 브랜치 어드레스 레지스터내의 어드레스가 로드되지 않고, 그러나 대신에 증가 또는 감소 연산이 프로그램 카운터 (22) 의 현재의 값을 참조하여 수행된다. 달리 말하자면, 상기 시퀀스 제어 회로에서는, 프로그램 카운터 (22) 로 로드될 어드레스가 복수의 플래그들을 사용하여 복수의 브랜치 어드레스들로부터 선택될 수 있도록 배열된다.
이제, 본 실시예를 도 2 에 도시된 일 플래그만이 입력되는 종래의 시퀀스 제어회로의 연산과 본 실시예의 연산을 비교하여 보다 상세하게 설명한다.
도 2 에 도시된 종래의 시퀀스 제어회로의 경우, 기껏해야 하나의 브랜치 어드레스가 하나의 플래그 FLG1 의 내용에 대응한다(여기서, 매치 플래그 MFLG 는 플래그 FLG1 에 대응). 이 경우, 플래그가 검지되고 대응하여 프로그램 카운터값이 변화하는 프로세스는 다음과 같이 도시된다. 여기서, " (FLG1)" 는 플래그 FLG1 의 값을 나타내고, "PC" 는 프로그램 카운터를 나타내고, "(PC)" 는 프로그램 카운터의 현재의 값을 나타내고, "m" 은 브랜치 어드레스 레지스터내에 저장된 브랜치 어드레스를 나타내고, "->" 는 로드, 즉 상기 표시 왼쪽의 값이 상기 표시 오른쪽의 항목에 저장되는 것을 나타낸다.
만일 (FLG1) = 0 이면, m -> PC
만일 (FLG1) = 1 이면, (PC) +1 -> PC
수학식 1 은 만일 플래그 FLG1 값이 "1" 이면, 브랜치 어드레스는 프로그램 카운터로 로드되고, 즉, 조건부의 브랜치(conditional branch)가 발생하는 것을 나타내며, 수학식 2 는 프로그램 카운터의 값이 증가 연산에 의해 처리되는, 즉, 프로그램이 임의의 브랜치를 갖지 않고 실행되는 것을 나타낸다. 즉, 이 경우에는, 플래그값이 "1" 에 도달할 때까지는 루프를 마칠 수 없다. 이러한 플래그 검지 브랜치 지시들 및 인덱스 루프 지시들을 조합하여 배열함으로써, 만일 기입 종료 플래그가 소정의 사이클들의 기입 루프가 플래쉬 메모리 테스트에서 완료된 후 검지되지 않는다면, 그것은 불합격으로써 판정될 것이란 면에서 패턴을 기술할 수 있게 된다.
반면, 본 실시예의 경우, 예를 들어, 2 개의 플래그 FLG1, FLG2 의 값들의 조합에 대응하는 브랜치들을 다음과 같이 발생시킬 수 있다. "(FLG2)" 는 플래그 FLG2 의 값을 나타내고, 부호 m, n, k 는 각각의 상이한 브랜치 어드레스 레지스터내에 설정된 브랜치 어드레스들을 나타낸다.
만일 (FLG1) = 0 이고 (FLG2) = 0 이면, m -> PC
만일 (FLG1) = 1 이고 (FLG2) = 0 이면, (PC) + 1 -> PC
만일 (FLG1) = 0 이고 (FLG2) = 1 이면, n -> PC
만일 (FLG1) = 1 이고 (FLG2) = 1 이면, k -> PC
이런 식으로 본 실시예의 경우에, 2 개의 플래그 FLG1 및 FLG2 의 조합에 있어서, 3 가지 종류의 브랜치 어드레스가 존재하며(수학식 3, 5, 6 은 설정될 수 있지만, 브랜치 어드레스가 없는 한가지 경우를 갖는다(수학식 4)), 따라서 복수의 플래그들을 사용하여 복수의 브랜치 어드레스들의 지정을 실현한다.
본 실시예의 시퀀스 제어회로를 사용하고 자동 알고리듬의 실행 또는 종료를 나타내는 한 플래그 및 타임 오버를 나타내는 다른 플래그를 상기 2 개의 플래그들 FLG1 및 FLG2 각각에 할당함으로써, 테스트 프로그램내에 하나의 명령문을 갖는 테스트 패턴을 간단히 기술할 수 있게 되고, 상기 테스트 패턴은 2 개의 플래그들의 값에 따라 브랜치를 변경시키는 것을 허용하지만, 지금까지는 상기 테스트 패턴을 마련하는데 복잡한 기술이 요구되었다.
본 발명은 2 개의 플래그를 사용하는 실시예로 설명되었지만, 3 개 이상의 플래그들을 갖는 경우도 상술된 바와 동일한 방법으로 구현될 수 있다.
비록 본 발명의 특성들 및 장점들이 상기 설명에 기재되어 있지만, 상기 설명은 단지 예시적일 뿐이며, 첨부된 청구항들의 범위 이내에서 변형이 이루어질 수 있다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명은 복수의 브랜치 조건들에 좌우되는 복수의 브랜치들을 프로그램내에 지정함으로써, 사용자가 상기 프로그램을 용이하게 기술하고 테스트 시간을 감소시킬 수 있는 시퀀스 제어회로를 제공한다. 달리 말하자면, 본 발명의 시퀀스 제어회로에서는, 브랜치 조건들을 나타내는 복수의 플래그들의 조합의 검지 결과에 따라, 상기 프로그램 카운터 내부로 로드될 상기 어드레스가 전환되고, 따라서, 반도체 메모리 테스트를 수행하기 위한 메모리 테스트 장치의 패턴 발생기내의 시퀀스 제어회로를 사용함으로써, 복잡한 테스트 패턴이 상대적으로 간단한 회로의 변형을 통하여 용이하게 만들어질 수 있다.

Claims (7)

  1. 프로그램의 각각의 지시를 저장하기 위한 지시 메모리;
    브랜치 어드레스를 각각 저장하기 위한 복수의 브랜치 어드레스 레지스터들;
    복수의 플래그들을 수신하여 플래그값들의 조합을 검지하기 위한 논리 연산회로;
    상기 지시 메모리에 어드레스를 출력하기 위한 프로그램 카운터;
    상기 지시 메모리로부터 판독된 제어 워드에 따라 상기 프로그램 카운터를 제어하고 상기 플래그값들의 조합에 대응하는 상기 브랜치 어드레스 레지스터 중 하나를 선택하기 위한 프로그램 카운터 제어기를 구비하고,
    상기 프로그램 카운터 제어기에 의해 선택된 상기 브랜치 어드레스 레지스터내에 저장된 상기 브랜치 어드레스가 상기 프로그램 카운터 내부로 로드되는 것을 특징으로 하는 시퀀스 제어회로.
  2. 제 1 항에 있어서, 루프 지시들을 제어하기 위한 인덱스 레지스터 및 인덱스 카운터를 추가로 구비하는 것을 특징으로 하는 시퀀스 제어회로.
  3. 제 1 항에 있어서, 상기 프로그램은 테스트 프로그램이고, 상기 시퀀스 제어회로는 반도체 메모리 디바이스의 테스트를 수행하기 위한 메모리 테스트 장치의 테스트 패턴 발생기내에 제공되는 것을 특징으로 하는 시퀀스 제어회로.
  4. 제 2 항에 있어서, 상기 프로그램은 테스트 프로그램이고, 상기 시퀀스 제어회로는 반도체 메모리 디바이스의 테스트를 수행하기 위한 메모리 테스트 장치의 테스트 패턴 발생기내에 제공되는 것을 특징으로 하는 시퀀스 제어회로.
  5. 제 3 항에 있어서, 상기 지시 메모리는 시퀀스 제어 지시들의 연산코드부를 저장하기 위한 시퀀스 제어 지시 영역 및 상기 연산코드부에 대응하는 오퍼랜드를 저장하기 위한 오퍼랜드 저장 영역을 구비하며, 상기 시퀀스 제어 지시 영역내에 저장된 상기 연산코드부는 상기 제어 워드로서 상기 프로그램 카운터 제어기에 공급되는 것을 특징으로 하는 시퀀스 제어회로.
  6. 제 4 항에 있어서, 상기 지시 메모리는 시퀀스 제어 지시들의 연산코드부를 저장하기 위한 시퀀스 제어 지시 영역 및 상기 연산코드부에 대응하는 오퍼랜드를 저장하기 위한 오퍼랜드 저장 영역을 구비하며, 상기 시퀀스 제어 지시 영역내에 저장된 상기 연산코드부는 상기 제어 워드로서 상기 프로그램 카운터 제어기에 공급되고, 상기 오퍼랜드 저장 영역으로부터 판독된 어드레스 정보는 상기 인덱스 레지스터로 공급되는 것을 특징으로 하는 시퀀스 제어회로.
  7. 반도체 메모리 디바이스의 테스트를 수행하는 메모리 테스트 장치의 테스트 패턴 발생기내에 제공되고 프로그램 카운터를 갖는 시퀀스 제어회로에 있어서,
    복수의 브랜치 조건들의 조합을 검지하기 위한 검지 수단;
    상기 검지 수단의 검지 결과에 따라 상기 프로그램 카운터로 로드될 어드레스를 전환하기 위한 전환 수단을 구비하는 것을 특징으로 하는 시퀀스 제어회로.
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