JPH11237999A - テスト回路及びこのテスト回路を内蔵する半導体集積回路 - Google Patents
テスト回路及びこのテスト回路を内蔵する半導体集積回路Info
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- JPH11237999A JPH11237999A JP10040304A JP4030498A JPH11237999A JP H11237999 A JPH11237999 A JP H11237999A JP 10040304 A JP10040304 A JP 10040304A JP 4030498 A JP4030498 A JP 4030498A JP H11237999 A JPH11237999 A JP H11237999A
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- 238000012360 testing method Methods 0.000 title claims abstract description 115
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000004044 response Effects 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】所要のテスト命令を保持するテスト命令記憶手
段を備え、かつそのためのチップ面積の増加を最小限に
抑制する。 【解決手段】シリアルデータ様式の外部データを直並列
変換する外部Ｉ／Ｆ回路１と、データＲＡＭ２３へのデ
ータ格納・読出を行うデータ処理回路２と、命令ＲＯＭ
３２から読み出した命令データＰＭ対応の制御命令信号
ＭＳを出力する制御回路３とを備える。
段を備え、かつそのためのチップ面積の増加を最小限に
抑制する。 【解決手段】シリアルデータ様式の外部データを直並列
変換する外部Ｉ／Ｆ回路１と、データＲＡＭ２３へのデ
ータ格納・読出を行うデータ処理回路２と、命令ＲＯＭ
３２から読み出した命令データＰＭ対応の制御命令信号
ＭＳを出力する制御回路３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はテスト回路及びこの
テスト回路を内蔵する半導体集積回路に関し、特にＤＳ
Ｐ等の命令記憶用のＲＯＭ／ＲＡＭ（命令メモリ）を備
えるマイクロプログラム方式のマイクロプロセッサのテ
スト回路及びこのテスト回路を内蔵する半導体集積回路
に関する。
テスト回路を内蔵する半導体集積回路に関し、特にＤＳ
Ｐ等の命令記憶用のＲＯＭ／ＲＡＭ（命令メモリ）を備
えるマイクロプログラム方式のマイクロプロセッサのテ
スト回路及びこのテスト回路を内蔵する半導体集積回路
に関する。
【０００２】
【従来の技術】この種のマイクロプログラム方式のマイ
クロプロセッサは、命令メモリの内容を変更することに
より同一ハードウェアで全く別の機能を持たせることが
できるので、近時各分野に広く普及してきている。しか
し、この利点は、製造者の立場から見ると、同一ハード
ウェア構成でも命令メモリの内容が変われば、このプロ
セッサ製造段階での良否判別テストの実施のための所要
のＬＳＩテスタのプログラムを作り直す必要があり、こ
のテストプログラム作成に多大の時間と労力を要すると
いう欠点をも併せ持つ。
クロプロセッサは、命令メモリの内容を変更することに
より同一ハードウェアで全く別の機能を持たせることが
できるので、近時各分野に広く普及してきている。しか
し、この利点は、製造者の立場から見ると、同一ハード
ウェア構成でも命令メモリの内容が変われば、このプロ
セッサ製造段階での良否判別テストの実施のための所要
のＬＳＩテスタのプログラムを作り直す必要があり、こ
のテストプログラム作成に多大の時間と労力を要すると
いう欠点をも併せ持つ。
【０００３】上記欠点を解決するため、一般にこの種の
マイクロプロセッサは、テスト専用プログラムを含むテ
スト回路を内蔵させ、テストの容易化を図っている。
マイクロプロセッサは、テスト専用プログラムを含むテ
スト回路を内蔵させ、テストの容易化を図っている。
【０００４】特開昭６０−４１１３５号公報（文献１）
記載の従来の第１のテスト回路をブロックで示す図３を
参照すると、この従来の第１のテスト回路は、命令デー
タを格納する命令ＲＯＭ３２Ａと、命令ＲＯＭ３２Ａか
ら読み出した命令データをデコードし命令信号ＭＳを出
力する命令デコード回路３４とを備える。
記載の従来の第１のテスト回路をブロックで示す図３を
参照すると、この従来の第１のテスト回路は、命令デー
タを格納する命令ＲＯＭ３２Ａと、命令ＲＯＭ３２Ａか
ら読み出した命令データをデコードし命令信号ＭＳを出
力する命令デコード回路３４とを備える。
【０００５】命令ＲＯＭ３２Ａは通常動作の命令データ
を格納するユーザ領域３２１と、テスト命令データを格
納するテスト領域３２２とを有する。
を格納するユーザ領域３２１と、テスト命令データを格
納するテスト領域３２２とを有する。
【０００６】テスト時はテスト領域３２２に格納された
テスト命令を読出し、命令デコード回路３４がこれをデ
コードしてテスト命令信号ＭＳを出力することにより、
所定のテストを実行させる。
テスト命令を読出し、命令デコード回路３４がこれをデ
コードしてテスト命令信号ＭＳを出力することにより、
所定のテストを実行させる。
【０００７】特開昭６０−１８９０４７号公報（文献
２）記載の従来の第２のテスト回路を図３と共通の構成
要素には共通の参照文字／数字を付して同様にブロック
で示す図４を参照すると、この従来の第２のテスト回路
は、ユーザ領域のみの命令ＲＯＭ３２Ｂと、命令デコー
ド回路３４とに加えて、端子ＴＴ１を経由して供給され
るシリアル命令データを直並列変換する外部インタフエ
ース（Ｉ／Ｆ）用の外部Ｉ／Ｆ回路１Ａと、外部Ｉ／Ｆ
回路１Ａを経由して所要のテスト対応のテストプログラ
ムを読み込み格納するテスト専用ＲＡＭ１８と、通常時
は命令ＲＯＭ３２からの命令データを選択しテスト信号
Ｔの供給に応答してテスト専用ＲＡＭ１８からのテスト
プログラムを選択して命令デコード回路３４に供給する
選択回路３３とを備える。
２）記載の従来の第２のテスト回路を図３と共通の構成
要素には共通の参照文字／数字を付して同様にブロック
で示す図４を参照すると、この従来の第２のテスト回路
は、ユーザ領域のみの命令ＲＯＭ３２Ｂと、命令デコー
ド回路３４とに加えて、端子ＴＴ１を経由して供給され
るシリアル命令データを直並列変換する外部インタフエ
ース（Ｉ／Ｆ）用の外部Ｉ／Ｆ回路１Ａと、外部Ｉ／Ｆ
回路１Ａを経由して所要のテスト対応のテストプログラ
ムを読み込み格納するテスト専用ＲＡＭ１８と、通常時
は命令ＲＯＭ３２からの命令データを選択しテスト信号
Ｔの供給に応答してテスト専用ＲＡＭ１８からのテスト
プログラムを選択して命令デコード回路３４に供給する
選択回路３３とを備える。
【０００８】次に、図４を参照して、従来の第２のテス
ト回路の動作について説明すると、予め、シリアルデー
タの所定の命令データを外部端子ＴＴ１Ａから入力し、
外部Ｉ／Ｆ回路１Ａはこのシリアル命令データを直並列
変換して、並列データとしてテスト専用命令ＲＯＭ１８
に供給し、格納しておく。
ト回路の動作について説明すると、予め、シリアルデー
タの所定の命令データを外部端子ＴＴ１Ａから入力し、
外部Ｉ／Ｆ回路１Ａはこのシリアル命令データを直並列
変換して、並列データとしてテスト専用命令ＲＯＭ１８
に供給し、格納しておく。
【０００９】まず、通常動作時には、テスト信号Ｔの非
活性化に応答して選択回路３３は命令ＲＯＭ３２Ｂを選
択しているので、この命令ＲＯＭ３２Ｂから読み出した
通常動作命令データが命令デコード回路３４に供給され
る。命令デコード回路３４はこの通常動作命令データを
デコードし対応の通常動作命令信号ＭＳを出力し、この
命令を実行させる。
活性化に応答して選択回路３３は命令ＲＯＭ３２Ｂを選
択しているので、この命令ＲＯＭ３２Ｂから読み出した
通常動作命令データが命令デコード回路３４に供給され
る。命令デコード回路３４はこの通常動作命令データを
デコードし対応の通常動作命令信号ＭＳを出力し、この
命令を実行させる。
【００１０】次に、テスト時には、テスト信号Ｔが活性
化し、このテスト信号Ｔの活性化に応答して選択回路３
３はテスト専用命令ＲＡＭ１８を選択し、このテスト専
用命令ＲＡＭ１８から読み出したテスト命令データが命
令デコード回路３４に供給される。命令デコード回路３
４は、このテスト命令データをデコードし対応のテスト
命令信号ＭＳを出力し、このテストを実行させる。
化し、このテスト信号Ｔの活性化に応答して選択回路３
３はテスト専用命令ＲＡＭ１８を選択し、このテスト専
用命令ＲＡＭ１８から読み出したテスト命令データが命
令デコード回路３４に供給される。命令デコード回路３
４は、このテスト命令データをデコードし対応のテスト
命令信号ＭＳを出力し、このテストを実行させる。
【００１１】特開平７−９３１７４号公報（文献３）記
載の従来の第３のテスト回路を図４と共通の構成要素に
は共通の参照文字／数字を付して同様にブロックで示す
図５を参照すると、この従来の第３のテスト回路は、従
来の第２のテスト回路と共通の命令ＲＯＭ３２Ｂと、選
択回路３３と、命令デコード回路３４とに加えて、並列
データの命令データのビット数と同数の端子を有しこの
命令データを並列データのまま入力する外部端子群ＴＧ
１を備える。
載の従来の第３のテスト回路を図４と共通の構成要素に
は共通の参照文字／数字を付して同様にブロックで示す
図５を参照すると、この従来の第３のテスト回路は、従
来の第２のテスト回路と共通の命令ＲＯＭ３２Ｂと、選
択回路３３と、命令デコード回路３４とに加えて、並列
データの命令データのビット数と同数の端子を有しこの
命令データを並列データのまま入力する外部端子群ＴＧ
１を備える。
【００１２】次に、図５を参照して、従来の第３のテス
ト回路の動作について説明すると、通常時の動作は、従
来の第２のテスト回路と同様に、選択回路３３は命令Ｒ
ＯＭ３２を選択し、命令デコード回路３４はこの通常動
作命令データをデコードして、この命令を実行させる。
ト回路の動作について説明すると、通常時の動作は、従
来の第２のテスト回路と同様に、選択回路３３は命令Ｒ
ＯＭ３２を選択し、命令デコード回路３４はこの通常動
作命令データをデコードして、この命令を実行させる。
【００１３】次に、テスト時には、テスト信号Ｔが活性
化し、このテスト信号Ｔの活性化に応答して選択回路３
３は外部端子群ＴＧ１を経由して供給を受ける並列デー
タのテストプログラムが命令デコード回路３４に供給さ
れる。命令デコード回路３４は、このテスト命令データ
をデコードし対応のテスト命令信号ＭＳを出力し、この
テストを実行させる。
化し、このテスト信号Ｔの活性化に応答して選択回路３
３は外部端子群ＴＧ１を経由して供給を受ける並列デー
タのテストプログラムが命令デコード回路３４に供給さ
れる。命令デコード回路３４は、このテスト命令データ
をデコードし対応のテスト命令信号ＭＳを出力し、この
テストを実行させる。
【００１４】
【発明が解決しようとする課題】上述した従来の第１の
テスト回路及びこのテスト回路を内蔵する半導体集積回
路は、命令の組合せ，順番を考慮した膨大な命令をあら
かじめ命令ＲＯＭに格納しておく必要があるため、命令
ＲＯＭが大きくなり面積も大きくなるという欠点があっ
た。
テスト回路及びこのテスト回路を内蔵する半導体集積回
路は、命令の組合せ，順番を考慮した膨大な命令をあら
かじめ命令ＲＯＭに格納しておく必要があるため、命令
ＲＯＭが大きくなり面積も大きくなるという欠点があっ
た。
【００１５】また、従来の第２のテスト回路及びこのテ
スト回路を内蔵する半導体集積回路は、テスト専用の命
令ＲＡＭが必要となるため、面積が大きくなるという欠
点があった。
スト回路を内蔵する半導体集積回路は、テスト専用の命
令ＲＡＭが必要となるため、面積が大きくなるという欠
点があった。
【００１６】また、従来の第３のテスト回路及びこのテ
スト回路を内蔵する半導体集積回路は、命令データのビ
ット数と同数のテスト端子を必要とするため、テスト専
用の外部端子が多く必要であるという欠点があった。
スト回路を内蔵する半導体集積回路は、命令データのビ
ット数と同数のテスト端子を必要とするため、テスト専
用の外部端子が多く必要であるという欠点があった。
【００１７】本発明の目的は、所要のテスト命令を保持
するテスト命令記憶手段を備え、かつそのためのチップ
面積の増加を最小限に抑制したテスト回路及びこのテス
ト回路を内蔵する半導体集積回路を提供することにあ
る。
するテスト命令記憶手段を備え、かつそのためのチップ
面積の増加を最小限に抑制したテスト回路及びこのテス
ト回路を内蔵する半導体集積回路を提供することにあ
る。
【００１８】
【課題を解決するための手段】本発明のテスト回路は、
通常動作時における命令データセットを格納する命令Ｒ
ＯＭと、データ格納用のＲＡＭとを有し、テスト時にテ
スト命令データセットを用いて内部機能のテストを実施
するマイクロプログラム方式のマイクロプロセッサのテ
スト回路において、シリアルデータ様式の外部データを
直並列変換しパラレルデータを出力する外部インタフエ
ース用の外部インタフエース手段と、制御命令信号の制
御に応答して前記ＲＡＭへのデータ格納と前記ＲＡＭか
らのデータ読出を行うデータ処理手段と、前記命令ＲＯ
Ｍから読み出した制御命令データ対応の前記制御命令信
号を出力する制御手段とを備え、前記テスト命令データ
セットを前記外部インタフエース手段を経由して前記Ｒ
ＡＭに格納し、前記テスト時に前記命令信号の制御に応
答して前記ＲＡＭから前記テスト命令データセットを読
み出してテストを実施することを特徴とするものであ
る。
通常動作時における命令データセットを格納する命令Ｒ
ＯＭと、データ格納用のＲＡＭとを有し、テスト時にテ
スト命令データセットを用いて内部機能のテストを実施
するマイクロプログラム方式のマイクロプロセッサのテ
スト回路において、シリアルデータ様式の外部データを
直並列変換しパラレルデータを出力する外部インタフエ
ース用の外部インタフエース手段と、制御命令信号の制
御に応答して前記ＲＡＭへのデータ格納と前記ＲＡＭか
らのデータ読出を行うデータ処理手段と、前記命令ＲＯ
Ｍから読み出した制御命令データ対応の前記制御命令信
号を出力する制御手段とを備え、前記テスト命令データ
セットを前記外部インタフエース手段を経由して前記Ｒ
ＡＭに格納し、前記テスト時に前記命令信号の制御に応
答して前記ＲＡＭから前記テスト命令データセットを読
み出してテストを実施することを特徴とするものであ
る。
【００１９】本発明のテスト回路を内蔵する半導体集積
回路は、通常動作時における命令データセットを格納す
る命令ＲＯＭと、データ格納用のＲＡＭと、シリアルデ
ータ様式の外部データを直並列変換しパラレルデータを
出力する外部インタフエース用の外部インタフエース手
段と、制御命令信号の制御に応答して前記ＲＡＭへのデ
ータ格納と前記ＲＡＭからのデータ読出を行うデータ処
理手段と、前記命令ＲＯＭから読み出した制御命令デー
タ対応の前記制御命令信号を出力する制御手段とを備
え、前記テスト命令データセットを前記外部インタフエ
ース手段を経由して前記ＲＡＭに格納し、前記テスト時
に前記命令信号の制御に応答して前記ＲＡＭから前記テ
スト命令データセットを読み出して所定の機能テストを
実施するものである。
回路は、通常動作時における命令データセットを格納す
る命令ＲＯＭと、データ格納用のＲＡＭと、シリアルデ
ータ様式の外部データを直並列変換しパラレルデータを
出力する外部インタフエース用の外部インタフエース手
段と、制御命令信号の制御に応答して前記ＲＡＭへのデ
ータ格納と前記ＲＡＭからのデータ読出を行うデータ処
理手段と、前記命令ＲＯＭから読み出した制御命令デー
タ対応の前記制御命令信号を出力する制御手段とを備
え、前記テスト命令データセットを前記外部インタフエ
ース手段を経由して前記ＲＡＭに格納し、前記テスト時
に前記命令信号の制御に応答して前記ＲＡＭから前記テ
スト命令データセットを読み出して所定の機能テストを
実施するものである。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態を図４
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態のテスト回路は、外部端子ＴＴ１を経由して
供給されるシリアルデータ様式のデータを直並列変換し
インクリメント信号ＩＳと書込データＤＷとを出力する
とともにデータバス６にデータＤを出力する外部インタ
フエース（Ｉ／Ｆ）用の外部Ｉ／Ｆ回路１と、命令信号
の制御により動作するデータ処理回路２と、データ処理
回路２を命令信号により制御する制御回路３とを備え
る。
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態のテスト回路は、外部端子ＴＴ１を経由して
供給されるシリアルデータ様式のデータを直並列変換し
インクリメント信号ＩＳと書込データＤＷとを出力する
とともにデータバス６にデータＤを出力する外部インタ
フエース（Ｉ／Ｆ）用の外部Ｉ／Ｆ回路１と、命令信号
の制御により動作するデータ処理回路２と、データ処理
回路２を命令信号により制御する制御回路３とを備え
る。
【００２１】データ処理回路２は、インクリメント信号
ＩＳの供給に応答してインクリメントするとともに命令
信号ＭＳの供給に応答してデータＲＡＭアドレスＡＤを
生成するデータＲＡＭアドレス生成回路２１と、テスト
信号Ｔの供給に応答して命令ＲＯＭアドレスＡＭとデー
タＲＡＭアドレスＡＤのいずれか一方を選択しデータＲ
ＡＭ２３に供給する選択回路２２と、書込信号ＤＷの供
給に応答して選択したアドレスの指示する格納領域にデ
ータＤＣを格納・読出しするデータＲＡＭ２３と、命令
デコード回路３４からの命令信号ＭＳにより制御される
演算回路２４とを備える。ここで、データＲＡＭ２３と
しては、この種のマイクロプロセッサでは一般的に内蔵
しているＲＡＭを用いる。
ＩＳの供給に応答してインクリメントするとともに命令
信号ＭＳの供給に応答してデータＲＡＭアドレスＡＤを
生成するデータＲＡＭアドレス生成回路２１と、テスト
信号Ｔの供給に応答して命令ＲＯＭアドレスＡＭとデー
タＲＡＭアドレスＡＤのいずれか一方を選択しデータＲ
ＡＭ２３に供給する選択回路２２と、書込信号ＤＷの供
給に応答して選択したアドレスの指示する格納領域にデ
ータＤＣを格納・読出しするデータＲＡＭ２３と、命令
デコード回路３４からの命令信号ＭＳにより制御される
演算回路２４とを備える。ここで、データＲＡＭ２３と
しては、この種のマイクロプロセッサでは一般的に内蔵
しているＲＡＭを用いる。
【００２２】制御回路３は、命令ＲＯＭアドレスＡＭを
生成する命令ＲＯＭアドレス生成回路３１と、命令ＲＯ
ＭアドレスＡＭの指示する命令データＰＭを出力する命
令ＲＯＭ３２と、テスト信号Ｔの供給に応答して命令デ
ータＰＭとデータＤＲのいずれか一方を選択して命令デ
コード回路３４に供給する選択回路３３とを備える。
生成する命令ＲＯＭアドレス生成回路３１と、命令ＲＯ
ＭアドレスＡＭの指示する命令データＰＭを出力する命
令ＲＯＭ３２と、テスト信号Ｔの供給に応答して命令デ
ータＰＭとデータＤＲのいずれか一方を選択して命令デ
コード回路３４に供給する選択回路３３とを備える。
【００２３】次に、図１を参照して本実施の形態の動作
について説明すると、まず、通常時は、テスト信号Ｔを
非活性化状態（Ｌレベル）とする。命令ＲＯＭアドレス
生成回路３１は命令ＲＯＭアドレスＡＭを命令ＲＯＭ３
２に供給する。命令ＲＯＭ３２は命令ＲＯＭアドレスＡ
Ｍの指定する通常動作命令データである命令データＰＭ
を出力し、選択回路３３に供給する。選択回路３３はテ
スト信号ＴのＬレベルに応答して命令データＰＭを選択
しているので、この命令データＰＭが命令デコード回路
３４に供給される。命令デコード回路３４はこの命令デ
ータＰＭをデコードし対応の通常動作命令信号ＭＳを出
力し、この命令を実行させる。同時に、この命令信号Ｍ
Ｓを制御信号としてデータＲＡＭアドレス生成回路２
１、データＲＡＭ２３、演算回路２４及び命令ＲＯＭア
ドレス生成回路３１に供給する。これら、データＲＡＭ
アドレス生成回路２１、データＲＡＭ２３、演算回路２
４及び命令ＲＯＭアドレス生成回路３１は、命令信号Ｍ
Ｓの供給に応答してこの命令信号ＭＳの制御内容対応の
動作・演算を実行する。
について説明すると、まず、通常時は、テスト信号Ｔを
非活性化状態（Ｌレベル）とする。命令ＲＯＭアドレス
生成回路３１は命令ＲＯＭアドレスＡＭを命令ＲＯＭ３
２に供給する。命令ＲＯＭ３２は命令ＲＯＭアドレスＡ
Ｍの指定する通常動作命令データである命令データＰＭ
を出力し、選択回路３３に供給する。選択回路３３はテ
スト信号ＴのＬレベルに応答して命令データＰＭを選択
しているので、この命令データＰＭが命令デコード回路
３４に供給される。命令デコード回路３４はこの命令デ
ータＰＭをデコードし対応の通常動作命令信号ＭＳを出
力し、この命令を実行させる。同時に、この命令信号Ｍ
Ｓを制御信号としてデータＲＡＭアドレス生成回路２
１、データＲＡＭ２３、演算回路２４及び命令ＲＯＭア
ドレス生成回路３１に供給する。これら、データＲＡＭ
アドレス生成回路２１、データＲＡＭ２３、演算回路２
４及び命令ＲＯＭアドレス生成回路３１は、命令信号Ｍ
Ｓの供給に応答してこの命令信号ＭＳの制御内容対応の
動作・演算を実行する。
【００２４】次に、テスト時には、まず、テスト信号Ｔ
を非活性化状態（Ｌレベル）とし、外部より外部端子Ｔ
Ｔ１を経由してデータＲＡＭ書き込みコマンドＣＷを外
部Ｉ／Ｆ回路１に供給する。このデータＲＡＭ書き込み
コマンドＣＷの供給に応答して外部Ｉ／Ｆ回路１はデー
タＲＡＭ２３への命令書き込みデータ待ち状態となる。
次に、外部Ｉ／Ｆ回路１は、外部端子ＴＴ１を経由して
データコマンドＣＤの供給を受けると、このデータコマ
ンドＣＤの供給に応答してデータＲＡＭ２３に書き込み
信号ＤＷを送ると共にデータバス６を経由してテスト命
令対応の命令データＤＣをデータＲＡＭ２３に転送す
る。１つの命令データＤＣの転送が終了すると、外部Ｉ
／Ｆ回路１は、データＲＡＭアドレス生成回路２１へイ
ンクリメント信号ＩＳを出力する。データＲＡＭアドレ
ス生成回路２１は、インクリメント信号ＩＳの供給に応
答してアドレスＡＤを１だけインクリメントする。テス
ト信号ＴのＬレベルに応答して選択回路２２はアドレス
ＡＤを選択しデータＲＡＭ２３に供給しているので、デ
ータＲＡＭ２３は書き込み信号ＤＷの供給に応答してア
ドレスＡＤの指示する格納領域に命令データＤＣを格納
する。これにより、外部からは、命令データＣＤ毎に対
応するデータコマンドＣＤを順次入力し続けることによ
り、データＲＡＭ２３は順番に命令データＤＣを格納す
る。
を非活性化状態（Ｌレベル）とし、外部より外部端子Ｔ
Ｔ１を経由してデータＲＡＭ書き込みコマンドＣＷを外
部Ｉ／Ｆ回路１に供給する。このデータＲＡＭ書き込み
コマンドＣＷの供給に応答して外部Ｉ／Ｆ回路１はデー
タＲＡＭ２３への命令書き込みデータ待ち状態となる。
次に、外部Ｉ／Ｆ回路１は、外部端子ＴＴ１を経由して
データコマンドＣＤの供給を受けると、このデータコマ
ンドＣＤの供給に応答してデータＲＡＭ２３に書き込み
信号ＤＷを送ると共にデータバス６を経由してテスト命
令対応の命令データＤＣをデータＲＡＭ２３に転送す
る。１つの命令データＤＣの転送が終了すると、外部Ｉ
／Ｆ回路１は、データＲＡＭアドレス生成回路２１へイ
ンクリメント信号ＩＳを出力する。データＲＡＭアドレ
ス生成回路２１は、インクリメント信号ＩＳの供給に応
答してアドレスＡＤを１だけインクリメントする。テス
ト信号ＴのＬレベルに応答して選択回路２２はアドレス
ＡＤを選択しデータＲＡＭ２３に供給しているので、デ
ータＲＡＭ２３は書き込み信号ＤＷの供給に応答してア
ドレスＡＤの指示する格納領域に命令データＤＣを格納
する。これにより、外部からは、命令データＣＤ毎に対
応するデータコマンドＣＤを順次入力し続けることによ
り、データＲＡＭ２３は順番に命令データＤＣを格納す
る。
【００２５】次に、テスト信号Ｔを活性化状態（Ｈレベ
ル）とする。このテスト信号ＴのＨレベルに応答して選
択回路２２は、命令ＲＯＭアドレス生成回路３１が出力
するアドレスＡＭを選択して、データＲＡＭ２３に供給
する。データＲＡＭ２３はアドレスＡＭの指示する命令
を読み出す。また、選択回路３３は、データＲＡＭ２３
が出力する命令データＤＲを選択し、命令デコード回路
３４はこの命令データＤＲをデコードして命令信号ＭＳ
を出力する。上述のように、本実施の形態では、命令格
納用のデータＲＡＭとして、すでに内蔵しているＲＡＭ
を使用するので専用の命令ＲＡＭは不要であり、また、
命令ＲＯＭにはデータＲＡＭの制御関係の命令データの
みを格納しておくだけで、その他の組合せ，順番を考慮
した膨大な命令データを格納しておく必要がない。した
がって、チップの所要面積を大幅に低減できる。
ル）とする。このテスト信号ＴのＨレベルに応答して選
択回路２２は、命令ＲＯＭアドレス生成回路３１が出力
するアドレスＡＭを選択して、データＲＡＭ２３に供給
する。データＲＡＭ２３はアドレスＡＭの指示する命令
を読み出す。また、選択回路３３は、データＲＡＭ２３
が出力する命令データＤＲを選択し、命令デコード回路
３４はこの命令データＤＲをデコードして命令信号ＭＳ
を出力する。上述のように、本実施の形態では、命令格
納用のデータＲＡＭとして、すでに内蔵しているＲＡＭ
を使用するので専用の命令ＲＡＭは不要であり、また、
命令ＲＯＭにはデータＲＡＭの制御関係の命令データの
みを格納しておくだけで、その他の組合せ，順番を考慮
した膨大な命令データを格納しておく必要がない。した
がって、チップの所要面積を大幅に低減できる。
【００２６】また、外部端子としてはシリアル入力対応
の外部Ｉ／Ｆ回路用の端子のみでよいため、所要端子数
を削減できる。
の外部Ｉ／Ｆ回路用の端子のみでよいため、所要端子数
を削減できる。
【００２７】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図２を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、制御
回路３Ａが、データＲＡＭ２３が出力する命令データＤ
Ｒを順次保持して結合し、命令データＤＲ対応の保持命
令データＨＲが所定ビット数に達するとこの保持命令デ
ータＨＲを選択回路３３に供給する保持回路３５を備え
ることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図２を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、制御
回路３Ａが、データＲＡＭ２３が出力する命令データＤ
Ｒを順次保持して結合し、命令データＤＲ対応の保持命
令データＨＲが所定ビット数に達するとこの保持命令デ
ータＨＲを選択回路３３に供給する保持回路３５を備え
ることである。
【００２８】データＲＡＭ２３のビット数が命令ＲＯＭ
３２のビット数より少ない場合、データＲＡＭ２３の１
ワード分では命令デコード回路３４への命令データとし
て必要なビット数が足りないという問題がある。本実施
の形態では、データＲＡＭ２３から読み出された命令デ
ータＤＲを一旦保持回路３５が保持する。保持回路３５
はデータＲＡＭ２３より読み出された命令データＤＲを
順次保持して結合し、この結合した命令データＤＲ対応
の保持データＨＲが命令データとして必要とする所定ビ
ット数に達するまで保持し、この保持データＨＲが所定
ビット数になると選択回路へ出力する。 例えば命令デ
ータＤＲのビット数８ビット、保持データＨＲの所定ビ
ット数を３６ビットとすると、保持回路３５は、命令デ
ータＤＲの４回分毎に保持データＨＲを出力する。
３２のビット数より少ない場合、データＲＡＭ２３の１
ワード分では命令デコード回路３４への命令データとし
て必要なビット数が足りないという問題がある。本実施
の形態では、データＲＡＭ２３から読み出された命令デ
ータＤＲを一旦保持回路３５が保持する。保持回路３５
はデータＲＡＭ２３より読み出された命令データＤＲを
順次保持して結合し、この結合した命令データＤＲ対応
の保持データＨＲが命令データとして必要とする所定ビ
ット数に達するまで保持し、この保持データＨＲが所定
ビット数になると選択回路へ出力する。 例えば命令デ
ータＤＲのビット数８ビット、保持データＨＲの所定ビ
ット数を３６ビットとすると、保持回路３５は、命令デ
ータＤＲの４回分毎に保持データＨＲを出力する。
【００２９】保持回路３５は、例えば、所定ビット数、
この例では３２ビットのシフトレジスタを用いて構成で
きる。本実施の形態は、データＲＡＭのビット数を命令
ＲＯＭのビット数に合わせて大きくする必要がないとい
う新たな効果を有する。
この例では３２ビットのシフトレジスタを用いて構成で
きる。本実施の形態は、データＲＡＭのビット数を命令
ＲＯＭのビット数に合わせて大きくする必要がないとい
う新たな効果を有する。
【００３０】
【発明の効果】以上説明したように、本発明のテスト回
路及びこのテスト回路を内蔵する半導体集積回路は、シ
リアルデータ様式の外部データを直並列変換する外部イ
ンタフエース手段と、ＲＡＭへのデータ格納・読出を行
うデータ処理手段と、命令ＲＯＭから読み出した制御命
令データ対応の制御命令信号を出力する制御手段とを備
えることにより、命令格納用のデータＲＡＭとして、す
でに内蔵しているＲＡＭを使用するので専用の命令ＲＡ
Ｍは不要であり、また、命令ＲＯＭにはデータＲＡＭの
制御関係の命令データのみを格納しておくだけで、その
他の組合せ，順番を考慮した膨大な命令データを格納し
ておく必要がないため、チップの所要面積を大幅に低減
できるという効果がある。
路及びこのテスト回路を内蔵する半導体集積回路は、シ
リアルデータ様式の外部データを直並列変換する外部イ
ンタフエース手段と、ＲＡＭへのデータ格納・読出を行
うデータ処理手段と、命令ＲＯＭから読み出した制御命
令データ対応の制御命令信号を出力する制御手段とを備
えることにより、命令格納用のデータＲＡＭとして、す
でに内蔵しているＲＡＭを使用するので専用の命令ＲＡ
Ｍは不要であり、また、命令ＲＯＭにはデータＲＡＭの
制御関係の命令データのみを格納しておくだけで、その
他の組合せ，順番を考慮した膨大な命令データを格納し
ておく必要がないため、チップの所要面積を大幅に低減
できるという効果がある。
【００３１】また、外部端子としてはシリアル入力対応
の外部Ｉ／Ｆ回路用の端子のみでよいため、所要端子数
を削減できるという効果がある。
の外部Ｉ／Ｆ回路用の端子のみでよいため、所要端子数
を削減できるという効果がある。
【図１】本発明のテスト回路の第１の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】本発明のテスト回路の第２の実施の形態を示す
ブロック図である。
ブロック図である。
【図３】従来の第１のテスト回路の一例を示すブロック
図である。
図である。
【図４】従来の第２のテスト回路の一例を示すブロック
図である。
図である。
【図５】従来の第３のテスト回路の一例を示すブロック
図である。
図である。
１，１Ａ 外部Ｉ／Ｆ回路 ２ データ処理回路 ３，３Ａ 制御回路 ６ データバス ２１ データＲＡＭアドレス生成回路 ２２，３３ 選択回路 ２３ データＲＡＭ ２４ 演算回路 ３１ 命令ＲＯＭアドレス生成回路 ３２，３２Ａ，３２Ｂ 命令ＲＯＭ ３４ 命令デコード回路 ３５ 保持回路 １８ テスト専用命令ＲＡＭ
Claims (6)
- 【請求項１】 通常動作時における命令データセットを
格納する命令ＲＯＭと、データ格納用のＲＡＭとを有
し、テスト時にテスト命令データセットを用いて内部機
能のテストを実施するマイクロプログラム方式のマイク
ロプロセッサのテスト回路において、 シリアルデータ様式の外部データを直並列変換しパラレ
ルデータを出力する外部インタフエース用の外部インタ
フエース手段と、 制御命令信号の制御に応答して前記ＲＡＭへのデータ格
納と前記ＲＡＭからのデータ読出を行うデータ処理手段
と、 前記命令ＲＯＭから読み出した制御命令データ対応の前
記制御命令信号を出力する制御手段とを備え、 前記テスト命令データセットを前記外部インタフエース
手段を経由して前記ＲＡＭに格納し、前記テスト時に前
記命令信号の制御に応答して前記ＲＡＭから前記テスト
命令データセットを読み出してテストを実施することを
特徴とするテスト回路。 - 【請求項２】 前記データ処理手段が、ＲＡＭアドレス
の指示する格納領域にデータを格納し読出時にＲＡＭデ
ータを出力する前記ＲＡＭと、 前記制御命令信号の制御に応答して前記ＲＡＭアドレス
を生成するＲＡＭアドレス生成手段と、 テスト信号の制御に応答して前記ＲＡＭアドレスと命令
アドレスとのいずれか一方を選択して前記ＲＡＭに供給
する第１の選択手段とを備え、 前記制御手段が、ＲＯＭアドレスの指示する命令データ
を出力する前記命令ＲＯＭと、 前記制御命令信号の制御に応答して前記ＲＯＭアドレス
を生成するＲＯＭアドレス生成手段と、 テスト信号の制御に応答して前記ＲＡＭデータ対応のＲ
ＡＭ命令データと前記命令データとのいずれか一方を選
択し選択データを出力する第２の選択手段と、 前記選択データをデコードして対応の前記制御命令信号
を生成する命令デコード手段とを備えることを特徴とす
る請求項１記載のテスト回路。 - 【請求項３】 前記データ処理手段が、前記制御命令信
号により制御される演算回路を備えることを特徴とする
請求項２記載のテスト回路。 - 【請求項４】 前記制御手段が、第１のビット数の前記
ＲＡＭデータを保持しこのＲＡＭデータを複数個結合し
て所定の第２のビット数の前記ＲＡＭ命令データを出力
するＲＡＭデータ保持手段をさらに備えることを特徴と
する請求項２記載のテスト回路。 - 【請求項５】 前記ＲＡＭデータ保持手段が、前記第２
のビット数のシフトレジスタを備えることを特徴とする
請求項４記載のテスト回路。 - 【請求項６】 通常動作時における命令データセットを
格納する命令ＲＯＭと、 データ格納用のＲＡＭと、 シリアルデータ様式の外部データを直並列変換しパラレ
ルデータを出力する外部インタフエース用の外部インタ
フエース手段と、 制御命令信号の制御に応答して前記ＲＡＭへのデータ格
納と前記ＲＡＭからのデータ読出を行うデータ処理手段
と、 前記命令ＲＯＭから読み出した制御命令データ対応の前
記制御命令信号を出力する制御手段とを備え、 前記テスト命令データセットを前記外部インタフエース
手段を経由して前記ＲＡＭに格納し、前記テスト時に前
記命令信号の制御に応答して前記ＲＡＭから前記テスト
命令データセットを読み出して所定の機能テストを実施
するテスト回路を内蔵する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040304A JPH11237999A (ja) | 1998-02-23 | 1998-02-23 | テスト回路及びこのテスト回路を内蔵する半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040304A JPH11237999A (ja) | 1998-02-23 | 1998-02-23 | テスト回路及びこのテスト回路を内蔵する半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11237999A true JPH11237999A (ja) | 1999-08-31 |
Family
ID=12576889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10040304A Pending JPH11237999A (ja) | 1998-02-23 | 1998-02-23 | テスト回路及びこのテスト回路を内蔵する半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11237999A (ja) |
-
1998
- 1998-02-23 JP JP10040304A patent/JPH11237999A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010403 |