JPH11281712A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来必要であったメモリの出力を保持するス
キャン用フリップフロップを用いることなく組合せ回路
をスキャン検査でき、通常動作時に、メモリへのアクセ
スに要する時間を短縮することができる半導体集積回路
装置を実現する。 【解決手段】 メモリ１からの出力信号５と書き込みデ
ータを保持するスキャン用フリップフロップ９の出力信
号とを入力し、通常の動作時にはメモリ１からの出力信
号５を選択し、組合せ回路の検査時にはフリップフロッ
プ９の出力信号を選択して組合せ回路６に出力する選択
回路１０を設けている。これにより、従来必要であった
メモリ１の出力を保持するスキャン用フリップフロップ
が必要でなくなり、通常動作時に、メモリ１にアドレス
信号が入力されてから、メモリ１の出力信号５が組合せ
回路６で処理されてスキャン用フリップフロップ１１に
取り込まれるまでに要する時間を、動作クロック信号１
４の１周期に短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリと論理回路
を集積化した半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体の集積度の向上にともな
い、半導体チップの上に論理回路だけではなくメモリも
集積するようになってきた。また、検査パターン生成プ
ログラムの機能向上による検査パターン生成の容易さと
故障検出率の高さから、組合せ回路の検査方法として、
スキャンテストが広く使われるようになってきた。

【０００３】スキャンテストは、組合せ回路をテストす
るテスト方法である。そのため、メモリと組合せ回路を
同時にテストすることができない。そこで、メモリと組
合せ回路を別々にテストする方法が一般的である。その
場合、組合せ回路はスキャンテストで行い、メモリは別
の方法でテストを行う。組合せ回路のテストをスキャン
テストで行う場合、メモリ周辺の組合せ回路の故障検出
率を上げるために、組合せ回路とメモリを分離するため
の回路装置が必要になる。従来、メモリへの入力信号や
出力信号を保持するためのスキャン用フリップフロップ
を、組合せ回路とメモリを分離するための回路装置とし
て用いてきた。

【０００４】以下、メモリと組合せ回路を集積化した従
来の半導体集積回路装置について、図面を参照しながら
説明する。図７は従来の半導体集積回路装置の構成を示
すブロック図である。図７において、１０１は読み出し
と書き込みが可能なメモリ、１０２はアドレス信号を生
成する組合せ回路、１０３は書き込みデータを生成する
組合せ回路、１０４はメモリ１０１の動作制御信号を生
成する組合せ回路、１０５はメモリ１０１への入力信
号、１０６はメモリ１０１からの出力信号、１０７はメ
モリ１０１からの出力信号１０６を処理する組合せ回
路、１０８はメモリ１０１への入力信号を保持するスキ
ャン用フリップフロップ、１０９はメモリ１０１からの
出力信号１０６を保持するスキャン用フリップフロッ
プ、１１０は組合せ回路１０７の出力信号を保持するス
キャン用フリップフロップ、１１１はスキャン用フリッ
プフロップ１０８へのスキャン入力信号、１１２はスキ
ャン用フリップフロップ１１０からのスキャン出力信
号、１１３はフリップフロップ１０８，１０９，１１０
の動作クロック信号である。

【０００５】以上のように構成された従来の半導体集積
回路装置についてその動作を、以下に説明する。まず、
通常の動作モードの場合の動作を説明する。組合せ回路
１０２がアドレス信号を、組合せ回路１０３が書き込み
データを、組合せ回路１０４が動作制御信号をそれぞれ
出力する。これらの信号をフリップフロップ１０８が動
作クロック信号１１３の立ち上がりエッジで保持する。
メモリ１０１は、フリップフロップ１０８の出力である
入力信号１０５に従って書き込み動作または読み出し動
作を行う。

【０００６】フリップフロップ１０９は、メモリ１０１
の出力信号１０６を動作クロック信号１１３の立ち上が
りエッジで保持すると同時に組合せ回路１０７に出力す
る。組合せ回路１０７はフリップフロップ１０９が出力
した信号を処理して、フリップフロップ１１０に出力す
る。フリップフロップ１１０は組合せ回路１０７の出力
信号を動作クロック信号１１３の立ち上がりエッジで保
持する。

【０００７】このようにメモリ１０１にアクセスして、
メモリ１０１の出力信号１０６を組合せ回路で処理する
ことで所望の動作を実現する。図８にクロック信号１１
３、組合せ回路１０２の出力信号、メモリ１０１への入
力信号１０５、メモリ１０１からの出力信号１０６、フ
リップフロップ１０９の出力信号、組合せ回路１０７の
出力信号、フリップフロップ１１０の出力信号の動作タ
イミング図を示す。

【０００８】図８に示すように、組合せ回路１０２の出
力であるアドレス信号がメモリ１０１に入力されてか
ら、組合せ回路１０７でメモリ１０１の出力が処理さ
れ、フリップフロップ１１０に取り込まれるまでに動作
クロック信号１１３の周期で２周期分必要である。つぎ
に、組合せ回路の検査モードの場合の動作を説明する。

【０００９】組合せ回路の検査はスキャンテストで行
う。スキャンテストは２つの動作モードを持つ。シフト
モードとキャプチャモードである。シフトモード時に、
スキャン用のフリップフロップは、スキャンチェイン上
のデータを単にシフトするシフトレジスタとして動作す
る。また、キャプチャモードは通常動作モードと同じ動
作をする。

【００１０】まず、シフトモードを使って、スキャン入
力信号１１１をフリップフロップ１０９に設定する。フ
リップフロップ１０９に設定した信号は組合せ回路１０
７に出力される。キャプチャモードを使って、組合せ回
路１０７の処理の結果をフリップフロップ１１０に取り
込む。フリップフロップ１１０に取り込まれた処理の結
果をシフトモードを使って、スキャン出力信号１１２と
して集積回路の外部に出力する。

【００１１】スキャン出力信号１１２として出力される
組合せ回路１０７の処理結果を正しい処理結果と比較す
ることで、組合せ回路１０７が所望の動作をしているか
どうかを検査できる。

【００１２】

【発明が解決しようとする課題】上記従来の構成では、
メモリ１０１の出力信号１０６を保持するスキャン用フ
リップフロップ１０９を、組合せ回路１０７をスキャン
テストで検査するために付加する必要があった。そのた
め、通常の動作時に、メモリ１０１にアドレス信号が入
力されてから、メモリ１０１の出力信号１０６が組合せ
回路１０７で処理されてスキャン用フリップフロップ１
１０に取り込まれるまでに動作クロック信号１１３で２
周期分必要となり、集積回路のタイミング設計を困難に
し、集積回路の性能を落とすという課題があった。

【００１３】本発明は、上記のような従来の課題を解決
するものであり、従来必要であったメモリの出力を保持
するスキャン用フリップフロップを用いることなく組合
せ回路をスキャン検査でき、通常動作時に、メモリへの
アクセスに要する時間を短縮することができる半導体集
積回路装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路装置は、アドレス信号および動作制御信
号を保持する第１のスキャン用フリップフロップと、書
き込みデータを保持する第２のスキャン用フリップフロ
ップと、第１のスキャン用フリップフロップから出力さ
れるアドレス信号および動作制御信号により読み出し動
作および書き込み動作を行うメモリと、第１または第２
のスキャン用フリップフロップの出力信号およびメモリ
の出力信号を入力していずれか一方を選択して出力する
選択回路と、選択回路の出力信号を処理して出力する組
合せ回路と、組合せ回路の出力信号を保持する第３のス
キャン用フリップフロップとを備え、選択回路は、通常
動作時にはメモリの出力信号を選択して出力し、スキャ
ン検査時には第１または第２のスキャン用フリップフロ
ップの出力信号を選択して出力するようにしたことを特
徴とする。

【００１５】この構成によれば、通常動作時にはメモリ
の出力が選択回路から組合せ回路に出力され、また、ス
キャン検査時には第１または第２のスキャン用フリップ
フロップの出力が選択回路から組合せ回路に出力され
る。従って、スキャン検査時にはメモリを分離除去した
構成にでき、従来必要であったメモリの出力を保持する
スキャン用フリップフロップが必要でなくなり、通常動
作時に、メモリにアドレス信号が入力されてから、メモ
リの出力信号が組合せ回路で処理されて第３のスキャン
用フリップフロップに取り込まれるまでに要する時間
を、スキャン用フリップフロップの動作クロック信号の
１周期に短縮することができる。

【００１６】本発明の請求項２記載の半導体集積回路装
置は、アドレス信号および動作制御信号を保持する第１
のスキャン用フリップフロップと、第１のスキャン用フ
リップフロップから出力されるアドレス信号および動作
制御信号により読み出し動作を行うメモリと、第１のス
キャン用フリップフロップの出力信号およびメモリの出
力信号を入力していずれか一方を選択して出力する選択
回路と、選択回路の出力信号を処理して出力する組合せ
回路と、組合せ回路の出力信号を保持する第２のスキャ
ン用フリップフロップとを備え、選択回路は、通常動作
時にはメモリの出力信号を選択して出力し、スキャン検
査時には第１のスキャン用フリップフロップの出力信号
を選択して出力するようにしたことを特徴とする。

【００１７】この構成によれば、通常動作時にはメモリ
の出力が選択回路から組合せ回路に出力され、また、ス
キャン検査時には第１のスキャン用フリップフロップの
出力が選択回路から組合せ回路に出力される。従って、
スキャン検査時にはメモリを分離除去した構成にでき、
従来必要であったメモリの出力を保持するスキャン用フ
リップフロップが必要でなくなり、通常動作時に、メモ
リにアドレス信号が入力されてから、メモリの出力信号
が組合せ回路で処理されて第２のスキャン用フリップフ
ロップに取り込まれるまでに要する時間を、スキャン用
フリップフロップの動作クロック信号の１周期に短縮す
ることができる。

【００１８】本発明の請求項３記載の半導体集積回路装
置は、アドレス信号を保持する第１のスキャン用フリッ
プフロップと、書き込みデータを保持する第２のスキャ
ン用フリップフロップと、動作制御信号を生成する動作
制御信号生成回路と、第１のスキャン用フリップフロッ
プから出力されるアドレス信号および動作制御信号生成
回路から出力される動作制御信号により読み出し動作お
よび書き込み動作を行うメモリと、メモリの出力信号を
処理して出力する組合せ回路と、組合せ回路の出力信号
を保持する第３のスキャン用フリップフロップとを備
え、スキャン検査時に、動作制御信号生成回路は動作制
御信号によりメモリに対して書き込み動作と読み出し動
作を同時に指示することにより、メモリは第２のスキャ
ン用フリップフロップから入力する書き込みデータを読
み出しデータとして出力するようにしたことを特徴とす
る。

【００１９】この構成によれば、スキャン検査時にメモ
リへの書き込みと読み出しを同じアドレスに対して行う
ことができる。すなわち、書き込みデータを保持する第
２のスキャン用フリップフロップの出力がメモリに書き
込まれると同時にメモリから読み出されそのままメモリ
から出力される。そのため、メモリを配線と同じ状態に
することができ、従来必要であったメモリの出力を保持
するスキャン用フリップフロップが必要でなくなり、通
常動作時に、メモリにアドレス信号が入力されてから、
メモリの出力信号が組合せ回路で処理されて第３のスキ
ャン用フリップフロップに取り込まれるまでに要する時
間を、スキャン用フリップフロップの動作クロック信号
の１周期に短縮することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 〔第１の実施の形態〕本発明の第１の実施の形態の半導
体集積回路装置について説明する。図１は本発明の第１
の実施の形態の半導体集積回路装置の構成を示すブロッ
ク図である。

【００２１】図１において、１は読み出しと書き込みが
可能なメモリ、２はアドレス信号を生成する組合せ回
路、３はメモリ１の動作制御信号を生成する組合せ回
路、４はメモリ１への書き込みデータを生成する組合せ
回路、５はメモリ１からの出力信号、６はメモリ１から
の出力信号５を処理する組合せ回路、７はメモリ１への
アドレス信号を保持するスキャン用フリップフロップ、
８はメモリ１への動作制御信号を保持するスキャン用フ
リップフロップ、９はメモリ１への書き込みデータを保
持するスキャン用フリップフロップ、１０はメモリ１か
らの出力信号５とスキャン用フリップフロップ９の出力
信号を入力していずれか一方を選択して出力する選択回
路、１１は組合せ回路６の出力信号を保持するスキャン
用フリップフロップ、１２はスキャン用フリップフロッ
プ７，８，９へのスキャン入力信号、１３はスキャン用
フリップフロップ１１からのスキャン出力信号、１４は
フリップフロップ７，８，９，１１の動作クロック信号
である。

【００２２】第１の実施の形態では、メモリ１からの出
力信号５と書き込みデータを保持するスキャン用フリッ
プフロップ９の出力信号とを入力し、いずれか一方を選
択して組合せ回路６へ出力する選択回路１０を設けてい
る。そして、この選択回路１０は、通常の動作モード時
にはメモリ１からの出力信号５を選択し、組合せ回路の
検査モード時にはフリップフロップ９の出力信号を選択
して組合せ回路６に出力するようにしている。

【００２３】このように構成される第１の実施の形態の
半導体集積回路装置の動作を、以下に説明する。まず、
通常の動作モードの場合の動作を説明する。組合せ回路
２がアドレス信号を生成して、フリップフロップ７に出
力する。フリップフロップ７は組合せ回路２の出力を動
作クロック信号１４の立ち上がりエッジで保持する。組
合せ回路３が動作制御信号を生成して、フリップフロッ
プ８に出力する。フリップフロップ８は組合せ回路３の
出力を動作クロック信号１４の立ち上がりエッジで保持
する。組合せ回路４が書き込みデータを生成して、フリ
ップフロップ９に出力する。フリップフロップ９は組合
せ回路４の出力を動作クロック信号１４の立ち上がりエ
ッジで保持する。メモリ１は、フリップフロップ７とフ
リップフロップ８の出力に従って書き込みまたは読み出
し動作を行う。選択回路１０は、通常動作モード時に
は、メモリ１の出力信号５を選択して組合せ回路６に出
力する。組合せ回路６はメモリ１の出力した信号を処理
して、フリップフロップ１１に出力する。フリップフロ
ップ１１は組合せ回路６の出力信号を動作クロック信号
１４の立ち上がりエッジで保持する。

【００２４】このようにメモリ１にアクセスして、メモ
リ１の出力信号５を組合せ回路６で処理することで所望
の動作を実現する。図２にクロック信号１４、組合せ回
路２の出力信号、フリップフロップ７の出力信号、メモ
リ１からの出力信号５、組合せ回路６の出力信号、フリ
ップフロップ１１の出力信号の動作タイミング図を示
す。

【００２５】図２に示すように、フリップフロップ７の
出力がメモリ１のアドレスに入力されてから、メモリ１
の出力信号が組合せ回路６で処理されてスキャン用フリ
ップフロップ１１に取り込まれるまでに要する時間は、
動作クロック信号１４の１周期である。つぎに、組合せ
回路の検査モードの場合の動作を説明する。

【００２６】組合せ回路の検査は、シフトモードとキャ
プチャモードの２つの動作モードを持つスキャンテスト
で行う。スキャンテストは、順序回路であるフリップフ
ロップと組合せ回路とに全体の回路を大きく分け、組合
せ回路のテストに必要な論理値（１，０）をフリップフ
ロップから供給し、組合せ回路の出力をフリップフロッ
プに取り込むことで検査しようとするテスト方式であ
る。テストに必要な論理値（１，０）は回路固有のもの
でＣＡＤ等を使って生成する。そして、フリップフロッ
プに論理値（１，０）を設定したり、組合せ回路の出力
をＬＳＩの外部に取り出すために、フリップフロップの
入力にセレクタ（フリップフロップに内蔵）を設けてあ
り、シフトモード時には、複数のフリップフロップが、
スキャンチェイン上のデータを単にシフトするシフトレ
ジスタとして動作する。また、キャプチャモードは通常
動作モードと同じ動作をする。以下、図１に基づいて説
明する。

【００２７】まず、シフトモードを使って、スキャン入
力信号１２をフリップフロップ７、フリップフロップ
８、フリップフロップ９に設定する。組合せ回路の検査
モードでは、選択回路１０は、フリップフロップ９の出
力を選択して組合せ回路６に出力する。従って、フリッ
プフロップ９に設定した信号は選択回路１０を通って組
合せ回路６に出力される。

【００２８】次に、キャプチャモードを使って、組合せ
回路６の処理の結果をフリップフロップ１１に取り込
む。フリップフロップ１１に取り込まれた処理の結果を
シフトモードを使って、スキャン出力信号１３として集
積回路の外部に出力する。スキャン出力信号１３として
出力される組合せ回路６の処理結果を正しい処理結果と
比較することで、組合せ回路６が所望の動作をしている
かどうかを検査できる。

【００２９】以上のように本実施の形態によれば、メモ
リ１への書き込みデータを保持するスキャン用フリップ
フロップ９の出力信号とメモリ１の出力信号５とを選択
回路１０で選択することで、従来必要であったメモリ１
の出力を保持するスキャン用フリップフロップが必要で
なくなり、通常動作時に、メモリ１にアドレス信号が入
力されてから、メモリ１の出力信号５が組合せ回路６で
処理されてスキャン用フリップフロップ１１に取り込ま
れるまでに要する時間を、動作クロック信号１４の１周
期に短縮することができる。その結果、集積回路のタイ
ミング設計を容易にし、集積回路の性能を損なうことも
ない。

【００３０】なお、上記実施の形態では、スキャン検査
時に、書き込みデータを保持するスキャン用フリップフ
ロップ９に設定した信号を選択回路１０が選択するよう
に構成しているが、スキャン検査時に、アドレス信号お
よび動作制御信号を保持するスキャン用フリップフロッ
プ７，８に設定した信号を選択回路１０が選択するよう
に構成してもよい。

【００３１】〔第２の実施の形態〕本発明の第２の実施
の形態の半導体集積回路装置について説明する。図３は
本発明の第２の実施の形態の半導体集積回路装置の構成
を示すブロック図である。図３において、２１は読み出
し専用メモリ、２２はアドレス信号を生成する組合せ回
路、２３はメモリ２１の動作制御信号を生成する組合せ
回路、２４はメモリ２１への入力信号（アドレス信号お
よび動作制御信号）、２５はメモリ２１からの出力信
号、２６はメモリ２１からの出力信号２５を処理する組
合せ回路、２７はメモリ２１への入力信号を保持するス
キャン用フリップフロップ、２８はメモリ２１からの出
力信号２５とスキャン用フリップフロップ２７の出力信
号とを入力していずれか一方を選択して出力する選択回
路、２９は組合せ回路２６の出力信号を保持するスキャ
ン用フリップフロップ、３０はスキャン用フリップフロ
ップ２７へのスキャン入力信号、３１はスキャン用フリ
ップフロップ２９からのスキャン出力信号、３２はフリ
ップフロップ２７，２９の動作クロック信号である。

【００３２】第２の実施の形態では、メモリ２１からの
出力信号２５とスキャン用フリップフロップ２７の出力
信号とを入力し、いずれか一方を選択して組合せ回路２
６へ出力する選択回路２８を設けている。そして、この
選択回路２８は、通常の動作モード時にはメモリ２１か
らの出力信号２５を選択し、組合せ回路の検査モード時
にはフリップフロップ２７の出力信号を選択して組合せ
回路２６に出力するようにしている。

【００３３】このように構成される第２の実施の形態の
半導体集積回路装置の動作を、以下に説明する。まず、
通常の動作モードの場合の動作を説明する。組合せ回路
２２がアドレス信号を、組合せ回路２３が動作制御信号
をそれぞれ出力する。これらの信号をフリップフロップ
２７が動作クロック信号３２の立ち上がりエッジで保持
する。メモリ２１は、フリップフロップ２７の出力であ
る入力信号２４に従って読み出し動作を行う。選択回路
２８は、通常動作モード時には、メモリ２１の出力信号
２５を選択して組合せ回路２６に出力する。組合せ回路
２６はメモリ２１が出力した信号を処理して、フリップ
フロップ２９に出力する。フリップフロップ２９は組合
せ回路２６の出力信号を動作クロック信号３２の立ち上
がりエッジで保持する。

【００３４】このようにメモリ２１にアクセスして、メ
モリ２１の出力信号２５を組合せ回路２６で処理するこ
とで所望の動作を実現する。図４にクロック信号３２、
組合せ回路２２の出力信号、メモリ２１への入力信号２
４、メモリ２１からの出力信号２５、組合せ回路２６の
出力信号、フリップフロップ２９の出力信号の動作タイ
ミング図を示す。

【００３５】図４に示すように、メモリ２１への入力信
号２４がメモリ２１のアドレスに入力されてから、メモ
リ２１の出力信号が組合せ回路２６で処理されてスキャ
ン用フリップフロップ２９に取り込まれるまでに要する
時間は、動作クロック信号３２の１周期である。つぎ
に、組合せ回路の検査モードの場合の動作を説明する。

【００３６】まず、シフトモードを使って、スキャン入
力信号３０をフリップフロップ２７に設定する。組合せ
回路の検査モードでは、選択回路２８は、フリップフロ
ップ２７の出力を選択して組合せ回路２６に出力する。
従って、フリップフロップ２７に設定した信号は選択回
路２８を通って組合せ回路２６に出力される。つぎに、
キャプチャモードを使って、組合せ回路２６の処理の結
果をフリップフロップ２９に取り込む。フリップフロッ
プ２９に取り込まれた処理の結果をシフトモードを使っ
て、スキャン出力信号３１として集積回路の外部に出力
する。スキャン出力信号３１として出力される組合せ回
路２６の処理結果を正しい処理結果と比較することで、
組合せ回路２６が所望の動作をしているかどうかを検査
できる。

【００３７】以上のように本実施の形態によれば、メモ
リ２１への入力信号を保持するスキャン用フリップフロ
ップ２７の出力信号とメモリ２１の出力信号２５とを選
択回路２８で選択することで、従来必要であったメモリ
２１の出力を保持するスキャン用フリップフロップが必
要でなくなり、通常動作時に、メモリ２１にアドレス信
号が入力されてから、メモリ２１の出力信号２５が組合
せ回路２６で処理されてスキャン用フリップフロップ２
９に取り込まれるまでに要する時間を、動作クロック信
号３２の１周期に短縮することができる。その結果、集
積回路のタイミング設計を容易にし、集積回路の性能を
損なうこともない。

【００３８】〔第３の実施の形態〕本発明の第３の実施
の形態の半導体集積回路装置について説明する。図５は
本発明の第３の実施の形態の半導体集積回路装置の構成
を示すブロック図である。図５において、４１は読み出
しと書き込みが可能なメモリ、４２はアドレス信号を生
成する組合せ回路、４３は書き込みデータを生成する組
合せ回路、４４はメモリ４１の動作制御信号を生成する
組合せ回路、４５はメモリ４１へのアドレス入力信号、
４６はメモリ４１への書き込みデータ入力信号、４７は
メモリ４１からの出力信号、４８はメモリ４１からの出
力信号４７を処理する組合せ回路、４９はメモリ４１へ
の入力信号を保持するスキャン用フリップフロップ、５
０は組合せ回路４８の出力信号を保持するスキャン用フ
リップフロップ、５１はスキャン用フリップフロップ４
９へのスキャン入力信号、５２はスキャン用フリップフ
ロップ５０からのスキャン出力信号、５３はフリップフ
ロップ４９，５０の動作クロック信号である。

【００３９】第３の実施の形態では、メモリ４１の出力
信号４７を組合せ回路４８へ直接入力し、組合せ回路の
検査モード時に、組合せ回路４４が動作制御信号により
メモリ４１に対して書き込み動作と読み出し動作を同時
に指示することにより、メモリ４１が入力する書き込み
データをそのまま読み出しデータとして出力するように
している。

【００４０】このように構成される第３の実施の形態の
半導体集積回路装置の動作を、以下に説明する。まず、
通常の動作モードの場合の動作を説明する。組合せ回路
４２がアドレス信号を、組合せ回路４３がデータ信号を
それぞれ出力する。これらの信号をフリップフロップ４
９が動作クロック信号５３の立ち上がりエッジで保持す
る。メモリ４１は、組合せ回路４４が出力する制御信号
が書き込み動作を指示した場合、フリップフロップ４９
から出力されるアドレス入力信号４５によって決定され
る領域に、フリップフロップ４９から出力される書き込
みデータ入力信号４６を記憶する。また、メモリ４１
は、組合せ回路４４が出力する制御信号が読み出し動作
を指示した場合、フリップフロップ４９から出力される
アドレス入力信号４５によって決定される領域に記憶し
ていたデータ信号を読み出して、組合せ回路４８に出力
する。組合せ回路４８はメモリ４１が出力した信号を処
理して、フリップフロップ５０に出力する。フリップフ
ロップ５０は組合せ回路４８の出力信号を動作クロック
信号５３の立ち上がりエッジで保持する。

【００４１】このようにメモリ４１にアクセスして、メ
モリ４１の出力信号４７を組合せ回路４８で処理するこ
とで所望の動作を実現する。図６にクロック信号５３、
組合せ回路４２の出力信号、メモリ４１へのアドレス入
力信号４５、メモリ４１からの出力信号４７、組合せ回
路４８の出力信号、フリップフロップ５０の出力信号の
動作タイミング図を示す。

【００４２】図６に示すように、組合せ回路４２の出力
であるアドレス入力信号４５がメモリ４１に入力されて
から、メモリ４１の出力信号４７が組合せ回路２８で処
理されてスキャン用フリップフロップ５０に取り込まれ
るまでに要する時間は、動作クロック信号５３の１周期
である。つぎに、組合せ回路の検査モードの場合の動作
を説明する。

【００４３】まずシフトモードを使って、スキャン入力
信号５１をフリップフロップ４９に設定する。組合せ回
路の検査モードでは、動作制御信号を生成する組合せ回
路４４は、メモリ４１に対して書き込み動作と読み出し
動作を同時に指示する。従って、組合せ回路４３に接続
されているフリップフロップ４９に設定した信号は、メ
モリ４１を通ってそのまま組合せ回路４８に出力され
る。

【００４４】つぎに、キャプチャモードを使って、組合
せ回路４８の処理の結果をフリップフロップ５０に取り
込む。フリップフロップ５０に取り込まれた処理の結果
をシフトモードを使って、スキャン出力信号５２として
集積回路の外部に出力する。スキャン出力信号５２とし
て出力される組合せ回路４８の処理結果を正しい処理結
果と比較することで、組合せ回路４８が所望の動作をし
ているかどうかを検査できる。

【００４５】以上のように本実施の形態によれば、組合
せ回路の検査モード時に、メモリ４１に対して書き込み
動作と読み出し動作とを同時に指示することで、従来必
要であったメモリ４１の出力を保持するスキャン用フリ
ップフロップが必要でなくなり、通常動作時に、メモリ
４１にアドレス信号が入力されてから、メモリ４１の出
力信号４７が組合せ回路４８で処理されてスキャン用フ
リップフロップ５０に取り込まれるまでに要する時間
を、動作クロック信号５３の１周期に短縮することがで
きる。その結果、集積回路のタイミング設計を容易に
し、集積回路の性能を損なうこともない。

【００４６】

【発明の効果】以上のように本発明によれば、従来必要
であったメモリの出力を保持するスキャン用フリップフ
ロップを用いることなく組合せ回路をスキャン検査で
き、通常動作時に、メモリにアドレス信号が入力されて
から、メモリの出力信号が組合せ回路で処理されてその
後段のスキャン用フリップフロップに取り込まれるまで
に要する時間を、スキャン用フリップフロップの動作ク
ロック信号の１周期に短縮することができる。その結
果、集積回路のタイミング設計を容易にし、集積回路の
性能を損なうこともない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路装
置の構成を示すブロック図。

【図２】本発明の第１の実施の形態の半導体集積回路装
置のタイミング図。

【図３】本発明の第２の実施の形態の半導体集積回路装
置の構成を示すブロック図。

【図４】本発明の第２の実施の形態の半導体集積回路装
置のタイミング図。

【図５】本発明の第３の実施の形態の半導体集積回路装
置の構成を示すブロック図。

【図６】本発明の第３の実施の形態の半導体集積回路装
置のタイミング図。

【図７】従来の半導体集積回路装置の構成を示すブロッ
ク図。

【図８】従来の半導体集積回路装置のタイミング図。

【符号の説明】 １ 読み出しと書き込みが可能なメモリ ２ アドレス信号を生成する組合せ回路 ３ メモリ１の動作制御信号を生成する組合せ回路 ４ メモリ１への書き込みデータを生成する組合せ回路 ５ メモリ１からの出力信号 ６ メモリ１からの出力信号を処理する組合せ回路 ７ メモリ１へのアドレス信号を保持するスキャン用フ
リップフロップ ８ メモリ１への動作制御信号を保持するスキャン用フ
リップフロップ ９ メモリ１への書き込みデータを保持するスキャン用
フリップフロップ １０ 選択回路 １１ 組合せ回路６の出力信号を保持するスキャン用フ
リップフロップ １２ スキャン入力信号 １３ スキャン出力信号 １４ フリップフロップの動作クロック信号 ２１ 読み出し専用メモリ ２２ アドレス信号を生成する組合せ回路 ２３ メモリ２１の動作制御信号を生成する組合せ回路 ２４ メモリ２１への入力信号 ２５ メモリ２１からの出力信号 ２６ メモリ２１からの出力信号を処理する組合せ回路 ２７ メモリ２１への入力信号を保持するスキャン用フ
リップフロップ ２８ 選択回路 ２９ 組合せ回路２６の出力信号を保持するスキャン用
フリップフロップ ３０ スキャン入力信号 ３１ スキャン出力信号 ３２ フリップフロップの動作クロック信号 ４１ 読み出しと書き込みが可能なメモリ ４２ アドレス信号を生成する組合せ回路 ４３ 書き込みデータを生成する組合せ回路 ４４ メモリ４１の動作制御信号を生成する組合せ回路 ４５ メモリ４１へのアドレス入力信号 ４６ メモリ４１への書き込みデータ入力信号 ４７ メモリ４１からの出力信号 ４８ メモリ４１からの出力信号を処理する組合せ回路 ４９ メモリ４１への入力信号を保持するスキャン用フ
リップフロップ ５０ 組合せ回路４８の出力信号を保持するスキャン用
フリップフロップ ５１ スキャン入力信号 ５２ スキャン出力信号 ５３ フリップフロップの動作クロック信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 アドレス信号および動作制御信号を保持
   する第１のスキャン用フリップフロップと、書き込みデ
   ータを保持する第２のスキャン用フリップフロップと、
   前記第１のスキャン用フリップフロップから出力される
   アドレス信号および動作制御信号により読み出し動作お
   よび書き込み動作を行うメモリと、前記第１または第２
   のスキャン用フリップフロップの出力信号および前記メ
   モリの出力信号を入力していずれか一方を選択して出力
   する選択回路と、前記選択回路の出力信号を処理して出
   力する組合せ回路と、前記組合せ回路の出力信号を保持
   する第３のスキャン用フリップフロップとを備え、 前記選択回路は、通常動作時には前記メモリの出力信号
   を選択して出力し、スキャン検査時には前記第１または
   第２のスキャン用フリップフロップの出力信号を選択し
   て出力するようにしたことを特徴とする半導体集積回路
   装置。
2. 【請求項２】 アドレス信号および動作制御信号を保持
   する第１のスキャン用フリップフロップと、前記第１の
   スキャン用フリップフロップから出力されるアドレス信
   号および動作制御信号により読み出し動作を行うメモリ
   と、前記第１のスキャン用フリップフロップの出力信号
   および前記メモリの出力信号を入力していずれか一方を
   選択して出力する選択回路と、前記選択回路の出力信号
   を処理して出力する組合せ回路と、前記組合せ回路の出
   力信号を保持する第２のスキャン用フリップフロップと
   を備え、 前記選択回路は、通常動作時には前記メモリの出力信号
   を選択して出力し、スキャン検査時には前記第１のスキ
   ャン用フリップフロップの出力信号を選択して出力する
   ようにしたことを特徴とする半導体集積回路装置。
3. 【請求項３】 アドレス信号を保持する第１のスキャン
   用フリップフロップと、書き込みデータを保持する第２
   のスキャン用フリップフロップと、動作制御信号を生成
   する動作制御信号生成回路と、前記第１のスキャン用フ
   リップフロップから出力されるアドレス信号および前記
   動作制御信号生成回路から出力される動作制御信号によ
   り読み出し動作および書き込み動作を行うメモリと、前
   記メモリの出力信号を処理して出力する組合せ回路と、
   前記組合せ回路の出力信号を保持する第３のスキャン用
   フリップフロップとを備え、 スキャン検査時に、前記動作制御信号生成回路は動作制
   御信号により前記メモリに対して書き込み動作と読み出
   し動作を同時に指示することにより、前記メモリは前記
   第２のスキャン用フリップフロップから入力する書き込
   みデータを読み出しデータとして出力するようにしたこ
   とを特徴とする半導体集積回路装置。