JPH02130638A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理集積回路技術さらにはマイクロプロセッ
サの構成法に適用して特に有効な技術に関し、特に与え
られたプログラムに従って処理を実行するプログラム制
御方式のデータ処理装置における不良解析、自己診断機
能を実現する場合に利用して好適なＬＳＩ構成法に関す
る。

［従来の技術］ 従来、マイクロプロセッサのような論理ＬＳＩのハード
ウェアの不良解析は、ＬＳＩ内部に設けられた診断回路
を用いて行われていた。従来の論理ＬＳＩにおける診断
回路は、ＬＳＩ内部を複数のブロックに分割するととも
に、特定の端子に信号を加えると上記分割されたブロッ
クごとに信号の入出力が可能になるテストモードへ移行
する機能により実現されていた。

なお、ＬＳＩの故障診断技術に関しては、例えば■テク
ノシステムセミナー事業部発行、昭和６１年７月８日講
演資料［論理回路の診断技術」に記載がある。

［発明が解決しようとする課題］ 従来の診断回路を備えた論理ＬＳＩは実際の処理モード
とは異なる状態で動作するテストモードで診断を行なう
ため、ＬＳＩの不良発生時と同一の状態を再現し、これ
をモニタしながら解析を行なうようなことができなかっ
た。そのため、大規模プロセッサで、しかも開発中のプ
ログラムに従って処理を行なっている場合などは、バグ
がハードウェアにあるのかソフトウェアにあるのが不明
であるので、その不良解析には多くの時間を必要とし、
かつ完全な解析が困難であるという問題点があった。

本発明の目的は、ヌイクロプロセッサのようなプログラ
ムに従って動作するデータ処理装置における不良解析、
自己診断を短時間でしかもより正確に行なえるようにす
るＬＳＩ構成方法を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明ｍａの記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、マイクロプロセッサ内に、外部よりモード切
替え信号が入力されると１マシンサイクル内のすべての
タイミング信号を発生し終わった時点で次のタイミング
信号の発生を中止するタイミング発生回路と、内部のレ
ジスタやＲＡＭ等アドレス信号によって指定可能なデー
タ保持手段を選択する信号を発生するデコーダに対する
アドレス信号の供給パスを切替え可能なアドレス切替手
段と、外部から供給される制御信号に応じて動作モード
を切り替えるモード制御手段を設け、特定のモード（テ
ストモード）が指定されたときは上記タイミング発生回
路を停止させ、かつ上記アドレス切替手段によって上記
アドレスデコーダに対するアドレス信号の供給バスを外
部入力側に切替え、外部からのアドレス信号によって内
部レジスタまたはＲＡＭを指定してデータの読出し、書
込みを行なえるようにした。

［作用］ 上記した手段によれば、マイクロプロセッサ内部の動作
をマシンサイクル単位で停止させ、その時点でのレジス
タおよびＲＡＭ内のデータを保持させて外部からアドレ
スを与えて読み出したり、外部から任意のデータを所望
のレジスタやＲＡＭに入れてそのデータを使って処理を
続行させることができるようになり、これによって、マ
イクロプロセッサのようなプログラムに従って動作する
データ処理装置における不良解析、自己診断を短時間で
しかもより正確に行なえるようにするという上記目的を
達成することができる。

［実施例］ 第１図は本発明をマイクロプロセッサに適用した場合の
一実施例を示す。

この実施例のマイクロプロセッサは、マイクロプログラ
ム制御方式の制御部１とＡＬＵ　（演算論理ユニット）
やアキュームレータ、インデックスレジスタ等の専用レ
ジスタからなる実行ユニット２、データの一時保存を行
なう汎用レジスタ群３、ワークエリアとなるＲＡＭ４、
入出力の制御を行なうＩ１０コントロール回路５および
プロセッサ内部のタイミング信号を発生するタイミング
発生回路としてのタイミングジェネレータ６等を備えて
いる。

上記制御部１はマイクロプロセッサを格納したＲＯＭＩ
　１、Ｉ１０コントロール回路５を介して外部のプログ
ラムメモリより読み込んだマクロ命令を保持し、そのマ
クロ命令に対応された一連のマイクロ命令群を上記ＲＯ
ＭＩＩから読み出して処理の流れを制御するシーケンサ
１２と、上記ＲＯＭ１１から読み出されたマイクロ命令
を保持する命令レジスタ１３と、この命令レジスタ１３
に保持されたマイクロ命令をデコードして実行ユニット
２や汎用レジスタ群３およびＲＡＭ４等に対する制御信
号Ｃ，，Ｃ，，・・・・Ｃｉ影形成る命令デコーダ１４
とにより構成されている。

上記実行ユニット２や汎用レジスタ群３およびＲＡＭ４
は、各々ゲートＧ工、Ｇ２．・・・・Ｇｊを介して内部
データバス７ａ、７ｂに接続されており、各ゲートＧ１
．Ｇ、、・・・・Ｑｊはアドレスデコード信号Ｓｋとリ
ードライト制御信号Ｒ／Ｗとに基づいて制御され、書込
みと読出しが行われるようにされている。

この実施例では上記レジスタ等を指定するアドレスをデ
コードして選択信号Ｓ工、Ｓ２．・・・・Ｓｋを形成す
るアドレスデコーダ８の前段に、アドレスセレクタ２１
が設けられており、命令レジスタ１３またはＩ１０コン
トロール回路５を介して外部から供給されるアドレスの
いずれかによってレジスタ等を指定できるように構成さ
れている。

しかもこの実施例のアドレスセレクタ２１は、いずれの
アドレスもデコーダ８へ供給しないアドレス無指定状態
を作り出せるように構成されており、このアドレス無指
定状態になるとアドレスデコーダ８の出力たる選択信号
Ｓ工、Ｓ２．・・・・Ｓｋはすべてロウレベルになり、
内部のレジスタ３やＲＡＭ４を内部バス７ａ、７ｂから
切り離して、直前に取り込んだデータを保持させること
ができるようになっている。

さらにこの実施例では、テストモードと通常処理モード
との切替えを行なう制御信号を発生するモード切替え回
路２２と、テストモードのタイプを決定し、かつその起
動／停止を制御するテストモード制御回路２３および上
記アドレスセレクタ２１におけるアドレスの切替制御信
号を形成するアドレス切替制御回路２４が設けられてい
る。

第２図には、本実施例で使用されるタイミングジェネレ
ータ６の構成例が示されている。

このタイミングジェネレータ６は９個のフリップフロッ
プＦＦ１〜ＦＦ、がカスケード形式で接続されており、
このうちフリップフロップＦＦ、とＦＦ４およびＦＦ、
の出力信号がＮＯＲゲートＧｎに入力され、その出力信
号がＡＮＤゲートＧａを介して第１のフリップフロップ
ＦＦ１の入力端子にフィードバックされている。これと
ともに、フリップフロップＦＦ工〜ＦＦ、は外部から供
給され共通のクロックＧＫによってトリガされる。しか
も、奇数番目のフリップフロップはクロックＣＫの立上
りエツジで、また偶数番号のフリップフロップはクロッ
クＣＫの立下リエッヂ（逆も可）によってトリガされる
ようにされている。これによってフリップフロップＦＦ
工の出力状態（ロウレベル）がタロツクＧＫの半周期ご
とに次段のフリップフロップに伝えられ、各フリップフ
ロップＦＦ工〜ＦＦ、の出力が次々と変化される。この
場合。

ＡＮＤゲートＧａが開かれた状態でＦＦ１の最初の入力
がロウレベルと仮定すると、３クロック周期で６番目の
フリップフロップＦＦ、の出力がロウレベルに変化した
時点でＦＦ、の入力がハイレベルに変化してその状態で
取り込まれ、その１クロツク後にフリップフロップＦＦ
、の出力がハイレベルに変化すると、ＮＯＲゲートＯｎ
の出力がロウレベルに変化してＦＦ工の入力もロウレベ
ルになる。そのため、各ブリップフロップＦＦ１〜ＦＦ
、の出力は、クロックＣＫの４倍の周期で１７４のデユ
ーティを持つ信号となる（第３図参照）。この実施例で
はフリップフロップＦＦ１〜ＦＦｇのうちＦＦ工〜ＦＦ
、の出力が内部タイミング信号φ１〜φ。とじて、実行
ユニット２等プロセッサ内部の各回路に供給され、クロ
ックＣＫの４倍の周期を１マシンサイクルとして動作す
るように構成されている。

この実施例のタイミングジェネレータ６は、上記ＡＮＤ
ゲートＧａの他方の入力端子に接続された外部端子３１
にハイレベルの制御信号ＴＥＳＴを印加しておくと、正
常に動作し、制御信号ＴＥＳＴをロウレベルに変化させ
ると、フリップフロップＦＦ□の入力信号がロウレベル
に固定されるため、第３図に示すようにそれ以降はフリ
ップフロップＦＦ、の出力パルス（φ、）が新たに形成
されなくなる。ただし、−旦バルスφ１が形成された後
に制御信号ＴＥＳＴがロウレベルに変化されても、それ
に続くタイミング信号φ、〜φ、のパルスは引き続き形
成される。そのため、プロセッサ内部は１マシンサイク
ルの動作が終了した時点で停止するようになる。

また、この実施例では、クロックジェネレータ６を構成
するフリップフロップＦＦ、〜ＦＦ、の出力のワイヤー
ドＯＲをとった信号が制御信号ＨＡＬＴとして上記アド
レス切替制御回路２４に供給されるようになっている。

しかも、アドレス切替制御回路２４は、制御信号ＨＡＬ
Ｔがロウレベルに変化すると、アドレスセレクタ２１を
アドレス無指定状態に移行させるような信号を発生させ
る。

その結果、プロセッサ内部のレジスタ３やＲＡＭ４は入
出力ゲートＧ、、Ｇ、、・・・・Ｇｉが閉じられるため
、マシンサイクル終了時点で入っているデータをそのま
ま保持し続ける。しかも、このときライト側のゲートも
閉じられるので、後述のテストタイプ選択信号が変化し
た際等に発生するノイズによって誤ってレジスタやＲＡ
Ｍに不所望のデータが取り込まれてしまうようなことも
ない。

一方、上記外部端子３１に入力された制御信号ＴＥＳＴ
は、モード切替回路２２にも入力されており、制御信号
ＴＥＳＴがロウレベルに変化されると、モード切替回路
２２はテストモード制御回路２３に対して動作モードを
通常モードからテストモードへ切り替えるように指示す
るモード切替信号ＭＣを供給する。この信号を受けると
、モード切替回路２３は、外部端子３２，３３．３４に
入力されているテストタイプ選択信号ＴＴＹＰ１〜ＴＴ
ＹＰ、を取り込んで、その組み合わせに応じたテストモ
ードを決定し、外部端子３５に印加されている信号ＴＥ
Ｎがアサートされた時点で決定されたテストモードを起
動させるような制御信号を発生して上記アドレス切替制
御回路２４やＩ１０コントロール回路５へ供給する。

この実施例のマイクロプロセッサでは、上記３つのテス
トタイプ選択信号ＴＴＹＰ、〜ＴＴＹＰ。

の組み合わせに応じて次の表１に示すような６種類のテ
ストが行なえるようにされているゆ上記表１におけるテ
ストタイプＴＴＯが選択されると、マイクロプロセッサ
は通常の動作モードと同じ動作を行なうが、機能多重端
子からマイクロコードの実行タイミングやタイムジェネ
レータの起動、停止（ＨＡＬＴ信号）等をモニタできる
ようになる。

テストタイプＴＴＩが選択されると、マイクロプロセッ
サがアクセスできる全レジスタを外部からリード、ライ
トできるようになる。

テストタイプＴＴ２が選択されると、マイクロプロセッ
サによりアクセスできないレジスタ、特にシーケンスを
直接制御するレジスタのリード・ライトを行なうことが
できる。具体的には、命令レジスタ１３にマイクロコー
ドを設定して特定命令を強制実行させたり、シーケンサ
ｌｌ内のプログラムカウンタにマイクロコードアドレス
を設定し、マイクロプログラムの強制ジャンプ、または
読出しによるシーケンスのモニタを行なうことができる
ようになる。

テストタイプＴＴ３が選択されると、ＲＡＭのリード・
ライトを行ない、１２ビツトのアドレスでＲＡＭ内の全
空間をアクセスすることができるようになる。

テストタイプＴＴ４は未使用である。

テストタイプＴＴＳが選択されると、スキャンバスのリ
ード・ライトが行なえるようになる。

テストタイプＴＴ６が選択されると、ブレークポイント
レジスタ（ＴＴ２で設定）に指定された番地でマイクロ
プログラムの実行を停止させることができるようになる
。

テストタイプＴＴ７が選択されると、マイクロプロセッ
サはシングルステップ動作を行なう。すなわち、プロセ
ッサを１マシンサイクル毎に停止起動できる。従ってテ
ストタイプＴＴＩ、ＴＴ２゜ＴＴ３と組み合わせると、
マイクロプログラムの１ステップ実行ごとにＬＳＩ内部
のモニタができる。

次に上記のごとく構成されたマイクロプロセッサの動作
について説明する。

この実施例のマイクロプロセッサは、テストモード切替
用の制御信号ＴＥＳＴがハイレベルにされている通常動
作モードでは、シーケンサ１１により指定されたアドレ
スのマイクロ命令をＲＯＭ１２より読み出して命令レジ
スタ１３に一時保持させる。このとき、アドレスセレク
タ２１は命令レジスタ１３内のアドレスをアドレスデコ
ーダ８に供給するようにバスが選択されている。

命令レジスタ１３に保持されたマイクロ命令は命令デコ
ーダ１４によってデコードされて制御信号Ｃ１〜Ｃｉが
発生され、これによってレジスタ群３やＲＡＭ４よりデ
ータが読み出されて実行ユニット２に供給されて処理さ
れ、Ｉ１０コントロール回路５を介して外部へ出力され
たり、レジスタ群３やＲＡＭ４内に格納される。これら
一連の処理はタイミングジェネレータ６で発生される周
期的なタイミング信号φ１〜φ８によって各回路素子が
順次作動されることにより実行される。

上記のごとくマイクロプロセッサがプログラムに従って
処理を実行している状ｊｌ！（通常動作モード）で、テ
ストモード切替用の制御信号ＴＥＳＴがロウレベルにさ
れたとする。すると、この信号は第２図のタイミングジ
ェネレータ６に供給されて、タイミング信号φ、〜φ。

をプロセッサのマシンサイクル単位で停止させる。

タイミングジェネレータ６が停止され、タイミング信号
φ１〜φ、が出力されなくなるとプロセッサの処理が停
止されるとともに、タイミングジェネレータ６からアド
レス切替制御回路２４に対しＨＡＬＴ信号が供給される
。これによってアドレスセレクタ２１はアドレス無指定
状態に切り替えられ、レジスタ群３やＲＡＭ４への書込
みバスが一時遮断される。その結果、そのときレジスタ
群３やＲＡＭ４に書き込まれている処理途中のデータが
保存される。

次に、テストタイプ選択信号ＴＴＹＰ、〜ＴＴＹＰ３を
入力してテストタイプを選択し、制御信号ＴＥＮをアサ
ートすると、対応するテストモードが起動される。

例えばテストタイプＴＴＩが選択された場合を考えると
、制御信号ＴＥＮのアサートによりアドレスセレクタ２
１はＩ１０コントロール回路５側にアドレスバスが切り
替えられ、外部からのアドレスをアドレスデコーダ８へ
供給するようになる。

従って、アドレス入力端子３６よりレジスタ群３を指定
するようなアドレス信号ＡＤを入力してやればレジスタ
群３内のデータが内部データバス７ａに出力され、Ｉ１
０コントロール回路５を介してデータ入出力端子３７へ
出力させることができる。そのため、１マシンサイクル
ごとに内部レジスタやＲＡＭ内の処理途中のデータを外
部からモニタすることが可能になる。

その後、制御信号ＴＥＮを解除するとアドレスセレクタ
２１はアドレス無指定の状態に戻り、さらにテストモー
ド切替制御信号ＴＥＳＴを解除すると、タイミングジェ
ネレータ６が動作を開始し、タイミング信号をφ、から
発生し始める。そのため、プロセッサはマシンサイクル
の始まりから動作を再開し、停止直後の状態をそのまま
引き継いで処理を続行する。従って、１マシンサイクル
ごとの状態をモニタすることができる。

一方、テストタイプＴＴＯｔｉ−指定したときリード・
ライト制御信号Ｒ／Ｗによってレジスタのライトを指示
してやれば、レジスタ内に外部から所望のデータを入れ
て、やることができるので、マイクロプロセッサは書き
込まれたデータを使って処理を続行する。

また、テストタイプとしてレジスタのリード・ライト（
ＴＴＩ）の替わりに、タイプＴＴ２を指定してやればプ
ログラムカウンタや命令レジスタのリード・ライトが可
能となるので、搭載するプログラムによらないシーケン
ス制御も可能となる。

これによって、プロセッサのハードウェアやソフトウェ
アの不良解析が容易かつ短期間に行なえるようになる。

なお、テストモードにおけるテストタイプは、表１に示
すようなものに限定されず、例えばプロセッサに内蔵さ
れたマイクロプログラムＲＯＭをＥＰＲＯＭのような書
換え可能なメモリで構成した場合に外部からそのＥＰＲ
ＯＭのリード・ライトを行なえるようシニするテストタ
イプを設けるようにしてもよい。

また、テストタイプ選択信号ＴＴＹＰ、〜ＴＴＹＰ３を
印加する端子３２，３３，３４を、通常動作モードで使
用する端子と共用させ、テストモード切替信号ＴＥＳＴ
をアサートしたときに端子３２．３３．３４に入力され
ている信号をテストモード制御回路２３へ供給させるよ
うに構成することで外部端子を多重化させ、ピン数の増
加を抑えるようにすることもできる。

以上説明したように上記実施例は、マイクロプロセッサ
内に、外部よりモード切替え信号が入力されると１マシ
ンサイクル内のすべてのタイミング信号を発生し終わっ
た時点で次のタイミング信号の発生を中止するタイミン
グ発生回路と、内部のレジスタやＲＡＭ等アドレスによ
って指定可能なデータ保持手段を選択する信号を発生す
るデコーダに対するアドレス信号の供給バスを切替え可
能なアドレス切替手段と、外部から供給される制御信号
に応じて動作モードを切り替えるモード制御手段を設け
、特定のモード（テストモード）が指定されたときは上
記タイミング発生回路を停止させ、かつ上記アドレス切
替手段によって上記アドレスデコーダに対するアドレス
信号の供給バスを外部入力側に切替え、外部からのアド
レス信号によって内部レジスタまたはＲＡＭを指定して
データの読出し、書込みを行なえるようにしたので、マ
イクロプロセッサ内部の動作をマシンサイクル単位で停
止させ、その時点でのレジスタおよびＲＡＭ内のデータ
を保持させて外部からアドレスを与えて読み出したり、
外部から任意のデータを所望のレジスタやＲＡＭに入れ
てそのデータを使って処理を続行させることができるよ
うになるという作用により、マイクロプロセッサにおけ
る不良解析、自己診断を短時間でしかもより正確に行な
えるようになるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、プロセッサの電源投入直後は、タイミングジェ
ネレータ６が動作せず、またアドレス切替制御回路２４
がアドレスセレクタ２１をいずれのアドレス供給バスを
もアドレスデコーダ８へ接続させないアドレス無指定状
態になるように構成しておくことで、プロセッサにパワ
ーオンリセットがかかるまでに発生する誤動作を防止す
るようにしでもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
に適用したものについて説明したが、この発明はそれに
限定されるものでなく、プログラムによって動作するコ
ントローラＬＳＩやディジタルシグナルプロセッサその
他データ処理装置一般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、マイクロプロセッサのようなプログラムに従
って動作する論理ＬＳＩにおける不良解析、自己診断を
短時間でしかもより正確に行なえるようになる。

【図面の簡単な説明】

第１図は本発明を適用したマイクロプロセッサの一実施
例を示すブロック図、 第２図はマイクロプロセッサ内のクロックジェネレータ
の一構成例を示す回路構成図、第３図はクロックジェネ
レータの入出力信号のタイミングを示すタイムチャート
である。 １・・・・制御部、６・・・・タイミング発生回路、７
ａ、７ｂ・・・・内部データバス、１３・・・・命令レ
ジスタ、ＦＦ工〜ＦＦ、・・・・フリップフロップ。

Claims (1)

1. 【特許請求の範囲】 １、各回路部分が、互いにタイミングの異なる複数の信
   号により時系列に動作されることによって一つのデータ
   を処理するため一連に動作が実行されるように構成され
   たデータ処理装置であって、外部から所定の信号が供給
   されると一連の処理を実行させるのに必要なタイミング
   信号のうち最終のものの発生完了時点で停止され、次の
   タイミング信号の発生を中止するように構成されている
   タイミング発生回路を備えてなることを特徴とするデー
   タ処理装置。 ２、内部のデータ保持手段を選択する信号を発生するア
   ドレスデコーダに対するアドレス信号の供給パスを切替
   え可能なアドレス切替手段を備え、通常の動作モードで
   は内部で発生されたアドレスを上記アドレスデコーダに
   供給してデータ保持手段を指定するとともに、特定のモ
   ードでは外部から供給されたアドレスを上記アドレスデ
   コーダに供給してデータ保持手段を指定するように構成
   されてなることを特徴とする請求項１記載のデータ処理
   装置。 ３、外部から供給される制御信号に応じて動作モードを
   切り替えるモード制御手段を備え、上記タイミング発生
   回路が停止されたとき、上記アドレス切替手段によるア
   ドレス供給パスを遮断してアドレス無指定状態とし、外
   部から他の制御信号が入力されたときにアドレス供給パ
   スを切り替えて外部からのアドレスによって上記データ
   保持手段を指定するように構成されていることを特徴と
   する請求項２記載のデータ処理装置。