JPH04152432A - パイプライン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパイプラインレジスタをもつ高速のマイクロプ
ログラム制御機器およびそれを利用した装置に係り、特
に、パイプラインレジスタ内のデータの流れを追跡し、
マイクロプログラムのデバッグを容易にしたパイプライ
ンに関する。

〔従来の技術〕

マイクロプログラム制御機器のデバッグには、通常、マ
イクロプログラムを途中のステップで停止してその時の
各演算器およびレジスタ等の状態を読みだして処理状況
を観測するブレーク機能、機器の動作クロックを一つず
つ与えて各サイクルにおけるレジスタ等の状態を読みだ
して処理状況を観測するーステップ動作機能、特定命令
の実行やレジスタの特定状態により同期化信号を出力し
て計測機器による観測を可能にするトリガ機能等が利用
されている。また、ソフトウェアによるシミュレータを
利用する場合はより柔軟なデバッグが可能となる。

近年、制御機器の高速化が進み、これに伴い、マイクロ
プログラム制御機器もパイプラインレジスタを採用する
機会が多くなっている。特に、半導体の高速化が著しく
、その試験装置等では数十段のパイプラインレジスタを
採用する場合も珍しくない。このように多数のパイプラ
インレジスタを採用したマイクロプログラム制御機器で
は、従来のデバッグ機能のみでは使い勝手の面で不満が
出てきた。このようなマイクロプログラム制御機器のデ
バッグを支援するための方法の従来例として特開昭６０
−１９８４７６号「アドレスシーケンサ」等が挙げられ
る。

マイクロプログラム制御機器は、マグロウヒル社出版に
よるビット−スライス　マイクロプロセッサデザイン（
１９８０年）　（ＭｃＧｒａｗ　Ｈｉｌｌ　ＢｏｏｋＣ
ｏｍｐａｎｙ、ＢＩＴ−３ＬＩＣＥ　　ＭＩＣＲＯＰＲ
○ＣＥＳＳＯＲＤＥＳＩＧＮ　（１９８０））で詳細に
論じられている。

〔発明が解決しようとする課題〕

第２図にパイプライン構成を採用したマイクロプログラ
ム制御機器の動作を示す。マイクロプログラム制御機器
では原則として一クロックで−ステップの処理を行う。

第２図は動作クロックと各パイプラインステージでの処
理の進行状況を示したものである。ある命令Ａに関連し
た処理は、最初のパイプラインステージでは一つ目のク
ロックでなされるが、二段目のパイプラインステージで
は二つ目のクロックでなされる。三段目、四段目のステ
ージになると、処理されるタイミングがさらに遅くなる
。

このような多段のパイプラインレジスタを含むマイクロ
プログラム制御機器を従来のブレーク機能等でデバッグ
する場合、使い勝手が良くない。

例えば、第２図に示した四つ目のクロックで停止させた
場合、四段目のパイプラインステージは命令Ａに関連し
た処理を行い、三段目のパイプラインステージは命令Ｂ
に関連した処理を行い、二段目のパイプラインステージ
は命令Ｃに関連した処理を行い、一段目のステージでは
命令りに関連した処理を行っている。このように各ステ
ージで並列同時に複数の処理を進めるのがパイプライン
構成の特徴の一つであるが、プログラムのデバッグを考
えると非常に厄介である。特に、一つの命令の処理を追
跡するには、パイプライン段数分のクロックを要し、最
終ステージでの確認をする時にはすでに上流ステージは
先の処理に進んでおり、上流パイプラインにおける同命
令の処理結果が残っていないため、最終ステージの結果
に誤りがあった時にはどのステージに原因があったかを
特定するのが厄介である。

本発明の目的は、各パイプラインにおける処理の進度差
を意識せずにプログラムの動作追跡を行うことができ、
デバッグの効率向上を図ることができるパイプラインを
提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は多相クロックを用い
て各パイプラインステージを、順次、動作させて、見か
け上パイプラインが存在しないようにする。

〔作用〕

多相クロックを上流のパイプラインから順に与えること
により、最終段のパイプラインにクロックが与えられる
まで、上流のパイプラインに次のクロックは与えられな
い。従って、最終ステージから処理結果が得られた時に
も、その着目した命令の各パイプラインステージにおけ
る処理履歴がすべて残っており、プログラムのデバッグ
が容易になる。

〔実施例〕

本発明の一実施例を第１図に示す。本実施例のマイクロ
プログラム制御機器はパイプラインレジスタに挟まれた
二段の演算器をもち、制御命令を記憶する制御命令メモ
リ５、制御命令の読みだしアドレスを指定するプログラ
ムカウンタ４、制御命令に従いプログラムカウンタ４に
制御信号を与える制御器６、一段目の演算器１０、二段
目の演算器１１、およびこれらの演算器を挟むパイプラ
インレジスタ７．８．９より構成される。これらのカウ
ンタ、レジスタ、メモリはバスインタフェース１２およ
びホストバス１４を介してホストコンピュータ１３につ
ながれ、ホストコンピュータ１３より書き込み／読みだ
し可能になっている。

このマイクロプロセッサは、通常動作時はクロック入力
１によって駆動される。このクロックはプログラムカウ
ンタ４、パイプラインレジスタ７．８および９に分配さ
れ、各レジスタ／カウンタの値を同時に更新する。今、
制御命令メモリ５に命令Ａ、Ｂ、ＣおよびＤが予めホス
トコンピュータ１３から°ホストバス１４およびバスイ
ンタフェース１２を介して順に書き込まれているとし、
この時の動作を第２図により説明する。動作開始後、一
番目のクロックでプログラムカウンタが命令Ａの記憶さ
れているアドレスを指示し、制御命令メモリから命令Ａ
が読みだされる。二番目のクロッグでプログラムカウン
タは命令Ｂのアドレスを指示しメモリから命令Ｂが読み
だされる。この時、先に読みだされていた命令Ａは同時
にパイプラインレジスタ７に転送される。三番目のクロ
ックで演算器ｌＯにおける命令Ａの実行結果がパイプラ
インレジスタ８に転送され、パイプラインレジスタ７に
は命令Ｂがロードされ、同時にプログラムカウンタは命
令Ｃのアドレスを指示する。以下クロックが入力される
毎に、同様に前段での処理結果が後段へと伝えられる。

図より明かなように、最終段のパイプラインレジスタ９
に命令Ａの処理結果が現れる時、プログラムカウンタは
既に命令りに対応したアドレスを指示し、上段のパイプ
ラインレジスタ７は命令Ｃを保持しており、プログラム
のトレース等のデバッグが容易でない。

このような問題を解決するため、本実施例では、第１図
に示すように、デバッグ用の多相クロック発生器３とグ
ロックの切り替え手段を備えている。

多相クロック発生器３はクロック人力１を分周する型の
ものであり、この動作波形を第３図に示す。

多相クロック発生器３は、第３図に示すように、一番目
のクロックで多相クロック２３を出力し、二番目のクロ
ッグで多相クロッグ２４を、三番目のクロックで多相ク
ロック２５を、四番目のクロックで多相クロック２６を
、それぞれ、出力する。以下、多相クロック２３から同
様な順番で繰り返される。

この時、第１図に示したように多相クロック２３はオア
ゲートを介してプログラムカウンタ４の動作クロックと
して与えられ、多相クロック２４はパイプラインレジス
タ７に、多相クロック２５はパイプラインレジスタ８に
、多相クロック２６はパイプラインレジスタ９に各々与
えられる。従って、各パイプラインレジスタの動作は、
第３図に示したように、順次、処理を行い、最終段のパ
イプラインレジスタでの処理が完了するまでは、上流の
パイプラインレジスタにおける次の命令は実行されない
。すなわち、第３図に示したように、一番目のクロッグ
でプログラムカウンタが命令Ａのアドレスを指示し、二
番目のクロックでパイプラインレジスタ７に命令Ａがロ
ードされ、三番目のクロックで演算器１０における命令
Ａの実行結果がパイプラインレジスタ８にロードされ、
四番目のクロックで演算器１１における命令Ａの実行結
果がパイプラインレジスタ９にロードされる。この時点
で全てのパイプラインレジスタは命令Ａの実行結果を保
持しており、見かけ上パイプラインレジスタが存在して
いないのと同じになる。従って、このときに全てのパイ
プラインレジスタ値の確認を行えば、答えが違っている
場合でも回路のどこに原因があるのかが容易に発見でき
る。

第３図では一つのクロック入力で一つの多相クロックを
作成したため、すべてのパイプラインレジスタを埋める
のに四クロックを要した。これに対し一つのクロック入
力で全ての多相クロックを、順次、発生することも考え
られる。第４図にこのときのクロックタイミングを示す
。第４図ではクロック入力１の一回の入力で、多相クロ
ック２３−２６が各々−回ずつ出力されている。この様
なりロック発生は、逓倍器、遅延回路、または−ショッ
トバイブレータ等の回路を利用すれば容易に実現可能で
ある。

第５図は、第１図に示した多相クロック発生器３の内部
回路例を示している。フリップフロップの出力を、順次
、つぎの段の入力に接続することによりシフトレジスタ
を構成している。これらフリップフロップの出力から三
人力ＮＯＲゲートを介して一段目の入力に帰還させるこ
とにより、四発のクロック入力で各フリップフロップは
元の状態に戻ることができる。多相クロッグの発生は、
これに限らず、例えば、グリッジのでないことが保証で
きればカウンタとデコーダ回路を用いても同様の多相ク
ロック出力を得ることができる。

第６図は本発明の適用対象例として、半導体試験装置を
示している。一般に、半導体試験装置は高速で動作する
ため多段のパイプラインを採用している。第６図に示す
例では、システム全体を通して二十段のパイプラインが
配置されている。すなわち、通常の動作時にはシステム
内の上流と下流では二十サイクルに相当する処理の進度
差があり、これを意識してプログラムのデバッグを行う
のは容易なことではない。そこで本発明の多相クロック
発生器（第６図では図示せず）を利用して、デバッグ時
に各パイプラインレジスタを上流から順に駆動すれば、
見かけ上の進度差はなくなり、容易にプログラム動作の
確認が行える。

〔発明の効果〕 本発明によれば、パイプライン構成のディジタルシステ
ムにおいて、各パイプラインにおける処理ノ進度差を意
識せずにプログラムの動作追跡を行うことができ、デバ
ッグの効率が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
のパイプライン構成における処理の進行を示すチャート
、第３図は本発明によるデバッグ時の処理進行状況を示
すチャート、第４図は本発明によるもう一つの多相クロ
ックの発生方式を示す説明図、第５図は多相クロック発
生器の詳細構成を示すブロック図、第６図は本発明の適
用例を示すブロック図である。 １　・・・・−・・・・・・・・・・　グロック入力３
　・・・・・・・・・・・・・・・多相クロック発生器
４　・・・・・・・・・−・・・・・プログラムカウン
タ５　・・・・・・・・・・・・・・・制御命令メモリ
６　・・・・・・・・・・・・・−・制御器７、８．９
　　・・・・・・・・・パイプラインレジスタ１０．１
１　　　・・・・・・・・・ １２　・・・・・・・・・・・・・・・１３　・・・・
・・・・・・・・・・・１４　・・・・・・・・・・・
・・・・２３．２４，２５．２６・・・ ２７　・・・・・・・−・・・・・・・演算器 バスインタフェース ホストコンピュータ ホストバス 多相クロック 切替信号

Claims (1)

1. 【特許請求の範囲】 １、一段以上のパイプラインレジスタをもつマイクロプ
   ログラム制御機器において、前記パイプラインレジスタ
   の段数に応じた数の多相クロックを発生する手段と、前
   記多相クロックと通常の動作クロックとを切り替える手
   段とを備え、各々の前記パイプラインレジスタに対して
   前記多相クロックの中から各々の段数に応じた位相のク
   ロックを与えるようにしたことを特徴とするパイプライ
   ン。 ２、請求項１において、Ｎ相の前記多相クロックをＮ個
   以上の通常動作クロックパルス入力により作成するよう
   にしたパイプライン。 ３、請求項１において、Ｎ相の前記多相クロックを一個
   の通常動作クロックパルス入力により作成するようにし
   たパイプライン。 ４、請求項１のパイプライン構成をもつたマイクロプロ
   グラム制御装置。