JP3315900B2 - ビルトインセルフテスト回路を備えた処理装置 - Google Patents
ビルトインセルフテスト回路を備えた処理装置Info
- Publication number
- JP3315900B2 JP3315900B2 JP23131497A JP23131497A JP3315900B2 JP 3315900 B2 JP3315900 B2 JP 3315900B2 JP 23131497 A JP23131497 A JP 23131497A JP 23131497 A JP23131497 A JP 23131497A JP 3315900 B2 JP3315900 B2 JP 3315900B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- register
- control circuit
- built
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はビルトインセルフテ
スト回路を備えた処理装置に関する。
スト回路を備えた処理装置に関する。
【０００２】
【従来の技術】図５は従来のビルトインセルフテスト回
路（以下、ＢＩＳＴ制御回路という）を備えた処理装置
の構成例を示す図である。同図において、１０は処理装
置であり、処理装置１０は処理装置メイン回路１１とＲ
ＡＭ１２から構成され、これらを診断するための診断回
路１３、プロセッサインタフェース１４、デバッガイン
タフェース１５およびＲＡＭ１２を診断するためのＢＩ
ＳＴ制御回路１６、スキャン制御回路１７を備えてい
る。
路（以下、ＢＩＳＴ制御回路という）を備えた処理装置
の構成例を示す図である。同図において、１０は処理装
置であり、処理装置１０は処理装置メイン回路１１とＲ
ＡＭ１２から構成され、これらを診断するための診断回
路１３、プロセッサインタフェース１４、デバッガイン
タフェース１５およびＲＡＭ１２を診断するためのＢＩ
ＳＴ制御回路１６、スキャン制御回路１７を備えてい
る。
【０００３】ＢＩＳＴ制御回路１６は単体試験にのみ動
作する専用の試験回路（システム試験時には別の診断回
路を必要とする）であり、ＲＡＭ１２の診断を行うため
の専用のシーケンサ、制御回路から構成されている。そ
して、単体試験時、外部から入力されるスキャン制御信
号ＴＣＬＫ（テストクロック）、スキャン制御回路１６
を介して与えられるＳＩ（スキャン入力）、ＳＯ（スキ
ャン出力）により制御され、アドレス昇順１ビットシフ
トパターン、アドレス降順１ビットシフトパターン、ラ
イト連続→リード連続、ライト／リード連続パターン等
の様々な診断パターンによりＲＡＭ１２のテストを連続
的に行う。また、診断回路１３は、プロセッサインタフ
ェース１４、デバッガインタフェース１５と接続され、
処理装置１０内のレジスタ、およびＲＡＭ１２のライト
／リード試験を行う。
作する専用の試験回路（システム試験時には別の診断回
路を必要とする）であり、ＲＡＭ１２の診断を行うため
の専用のシーケンサ、制御回路から構成されている。そ
して、単体試験時、外部から入力されるスキャン制御信
号ＴＣＬＫ（テストクロック）、スキャン制御回路１６
を介して与えられるＳＩ（スキャン入力）、ＳＯ（スキ
ャン出力）により制御され、アドレス昇順１ビットシフ
トパターン、アドレス降順１ビットシフトパターン、ラ
イト連続→リード連続、ライト／リード連続パターン等
の様々な診断パターンによりＲＡＭ１２のテストを連続
的に行う。また、診断回路１３は、プロセッサインタフ
ェース１４、デバッガインタフェース１５と接続され、
処理装置１０内のレジスタ、およびＲＡＭ１２のライト
／リード試験を行う。
【０００４】図６は上記診断回路の構成の一例を示す図
である。診断回路１３はプロセッサインタフェース１
４、デバッガインタフェース１５から送出されるリード
／ライト信号Ｗ／Ｒおよびレジスタ番号を格納するレジ
スタ１３ａと、ライトデータを格納するレジスタ１３ｂ
と、リード／ライト信号Ｗ／ＲおよびＲＡＭ１２のアド
レス信号を格納するレジスタ１３ｃと、上記レジスタ１
３ａに格納されたレジスタ番号をデコードするデコーダ
Ｄ１と、アンドゲートＧ１〜Ｇｎ、ＧＡ１と、セレクタ
１３ｄを備えている。
である。診断回路１３はプロセッサインタフェース１
４、デバッガインタフェース１５から送出されるリード
／ライト信号Ｗ／Ｒおよびレジスタ番号を格納するレジ
スタ１３ａと、ライトデータを格納するレジスタ１３ｂ
と、リード／ライト信号Ｗ／ＲおよびＲＡＭ１２のアド
レス信号を格納するレジスタ１３ｃと、上記レジスタ１
３ａに格納されたレジスタ番号をデコードするデコーダ
Ｄ１と、アンドゲートＧ１〜Ｇｎ、ＧＡ１と、セレクタ
１３ｄを備えている。
【０００５】同図において、処理装置メイン回路１１の
レジスタＲ１〜Ｒｎにデータを書き込むには、診断モー
ド信号をオンにして、レジスタ１３ａのリード／ライト
信号Ｗ／Ｒを”１”にセットするとともにレジスタ１３
ａにレジスタ番号をセットする。また、ライトデータを
レジスタ１３ｂにセットする。レジスタ１３ａにセット
されたレジスタ番号はデコーダＤ１でデコードされ、ゲ
ートＧ１〜Ｇｎの内、レジスタ番号に対応するゲートの
出力がオンとなる。これにより、処理装置メイン回路１
１のレジスタＲ１〜Ｒｎの内、上記レジスタ番号で指定
されたレジスタにライト指示が出され、レジスタ１３ｂ
のライトデータが該当するレジスタに書き込まれる。
レジスタＲ１〜Ｒｎにデータを書き込むには、診断モー
ド信号をオンにして、レジスタ１３ａのリード／ライト
信号Ｗ／Ｒを”１”にセットするとともにレジスタ１３
ａにレジスタ番号をセットする。また、ライトデータを
レジスタ１３ｂにセットする。レジスタ１３ａにセット
されたレジスタ番号はデコーダＤ１でデコードされ、ゲ
ートＧ１〜Ｇｎの内、レジスタ番号に対応するゲートの
出力がオンとなる。これにより、処理装置メイン回路１
１のレジスタＲ１〜Ｒｎの内、上記レジスタ番号で指定
されたレジスタにライト指示が出され、レジスタ１３ｂ
のライトデータが該当するレジスタに書き込まれる。
【０００６】また、処理装置メイン回路１１のレジスタ
Ｒ１〜Ｒｎからデータを読み出すには、レジスタ１３ａ
のリード／ライト信号Ｗ／Ｒを”０”にセットするとと
もにレジスタ１３ａにレジスタ番号をセットする。レジ
スタ１３ａにセットされたレジスタ番号はデコーダＤ１
によりデコードされセレクタ１３ｄに送出され、処理装
置メイン回路１１のレジスタＲ１〜Ｒｎの内、該当する
レジスタ番号のレジスタの内容がセレクタ１３ｄから読
み出される。
Ｒ１〜Ｒｎからデータを読み出すには、レジスタ１３ａ
のリード／ライト信号Ｗ／Ｒを”０”にセットするとと
もにレジスタ１３ａにレジスタ番号をセットする。レジ
スタ１３ａにセットされたレジスタ番号はデコーダＤ１
によりデコードされセレクタ１３ｄに送出され、処理装
置メイン回路１１のレジスタＲ１〜Ｒｎの内、該当する
レジスタ番号のレジスタの内容がセレクタ１３ｄから読
み出される。
【０００７】ＲＡＭ１２にデータを書き込む場合も上記
と同様に行うことができ、診断モード信号をオンにし
て、レジスタ１３ｃのリード／ライト信号Ｗ／Ｒを”
１”にセットするとともにレジスタ１３ｂにライトデー
タをセットする。また、ＲＡＭのアドレスをレジスタ１
３ｃにセットする。これにより、ＲＡＭ１２の上記レジ
スタ１３ｃにセットされたアドレスにライトデータが書
き込まれる。
と同様に行うことができ、診断モード信号をオンにし
て、レジスタ１３ｃのリード／ライト信号Ｗ／Ｒを”
１”にセットするとともにレジスタ１３ｂにライトデー
タをセットする。また、ＲＡＭのアドレスをレジスタ１
３ｃにセットする。これにより、ＲＡＭ１２の上記レジ
スタ１３ｃにセットされたアドレスにライトデータが書
き込まれる。
【０００８】また、ＲＡＭ１２からデータを読みだすに
は、レジスタ１３ｃのリード／ライト信号Ｗ／Ｒを”
０”にセットするとともにレジスタ１３ｃにアドレスを
設定する。これにより、ＲＡＭ１２の上記レジスタ１３
ｃにセットされたアドレスからデータが読みだされる。
診断回路１３は上記したように、一応、ＲＡＭ１２のラ
イト／リードはできるが、上記ＢＩＳＴ制御回路１６の
ような様々なパターンのテストを自動的に行うことはで
きない。また、上記診断回路１３による診断は、ハード
ウェアの少量化等からアクセス単位が小さい等の理由に
より、高速動作ができない。
は、レジスタ１３ｃのリード／ライト信号Ｗ／Ｒを”
０”にセットするとともにレジスタ１３ｃにアドレスを
設定する。これにより、ＲＡＭ１２の上記レジスタ１３
ｃにセットされたアドレスからデータが読みだされる。
診断回路１３は上記したように、一応、ＲＡＭ１２のラ
イト／リードはできるが、上記ＢＩＳＴ制御回路１６の
ような様々なパターンのテストを自動的に行うことはで
きない。また、上記診断回路１３による診断は、ハード
ウェアの少量化等からアクセス単位が小さい等の理由に
より、高速動作ができない。
【０００９】
【発明が解決しようとする課題】以上のように、従来の
処理装置に設けられた診断回路においては、様々なテス
トパターンで診断できるＢＩＳＴ制御回路１６が単体試
験時にしか使用できず、他の装置と組み合わせたシステ
ム構成時には、診断回路１３による試験しかできなかっ
た。このため、システム試験に時間がかかり、また、Ｂ
ＩＳＴ制御回路１６による試験のようにきめ細かい試験
ができないといった問題があった。本発明は上記した事
情を考慮してなされたものであり、その目的とするとこ
ろは、システム構成時にもＢＩＳＴ制御回路を使用した
試験を可能とすることにより、システム構成時に、きめ
の細かい試験を高速に行うことができるようにすること
である。
処理装置に設けられた診断回路においては、様々なテス
トパターンで診断できるＢＩＳＴ制御回路１６が単体試
験時にしか使用できず、他の装置と組み合わせたシステ
ム構成時には、診断回路１３による試験しかできなかっ
た。このため、システム試験に時間がかかり、また、Ｂ
ＩＳＴ制御回路１６による試験のようにきめ細かい試験
ができないといった問題があった。本発明は上記した事
情を考慮してなされたものであり、その目的とするとこ
ろは、システム構成時にもＢＩＳＴ制御回路を使用した
試験を可能とすることにより、システム構成時に、きめ
の細かい試験を高速に行うことができるようにすること
である。
【００１０】
【課題を解決するための手段】図１は本発明の基本構成
を示す図である。本発明は、スキャン制御回路３とＢＩ
ＳＴ制御回路１とを備え、スキャン制御回路３を介して
外部テスタ８と接続され、該ＢＩＳＴ制御回路１によ
り、システム組み込み前に上記外部テスタ８からの指示
により単体試験を行うことが可能な処理装置において、
システム構成時にプロセッサ／デバッガ等の外部装置７
と接続されるインタフェース回路４と、上記インタフェ
ース回路４と接続され、システム組み込み後に外部装置
７からの指示により上記ビルトインセルフテスト回路を
起動するための起動信号を出力する起動回路５と、上記
外部テスタからの指示による起動信号と、上記起動回路
からの起動信号とを切り換える切換回路６とを設けたも
のである。そして、単体試験時には、外部テスタ８等か
らスキャンにより上記ＢＩＳＴ制御回路１を起動して、
被診断装置２の試験を行い、また、上記切換回路６を切
り換えて上記起動回路５から上記ビルトインセルフテス
ト回路を起動することにより、システム構成時において
処理装置の試験を行うことを可能としたものである。さ
らに、上記ＢＩＳＴ制御回路１による試験結果を外部装
置７から参照するためのパス９を設けることにより、シ
ステム構成時の試験において、試験結果を起動元の外部
装置７で確認することが可能となる。
を示す図である。本発明は、スキャン制御回路３とＢＩ
ＳＴ制御回路１とを備え、スキャン制御回路３を介して
外部テスタ８と接続され、該ＢＩＳＴ制御回路１によ
り、システム組み込み前に上記外部テスタ８からの指示
により単体試験を行うことが可能な処理装置において、
システム構成時にプロセッサ／デバッガ等の外部装置７
と接続されるインタフェース回路４と、上記インタフェ
ース回路４と接続され、システム組み込み後に外部装置
７からの指示により上記ビルトインセルフテスト回路を
起動するための起動信号を出力する起動回路５と、上記
外部テスタからの指示による起動信号と、上記起動回路
からの起動信号とを切り換える切換回路６とを設けたも
のである。そして、単体試験時には、外部テスタ８等か
らスキャンにより上記ＢＩＳＴ制御回路１を起動して、
被診断装置２の試験を行い、また、上記切換回路６を切
り換えて上記起動回路５から上記ビルトインセルフテス
ト回路を起動することにより、システム構成時において
処理装置の試験を行うことを可能としたものである。さ
らに、上記ＢＩＳＴ制御回路１による試験結果を外部装
置７から参照するためのパス９を設けることにより、シ
ステム構成時の試験において、試験結果を起動元の外部
装置７で確認することが可能となる。
【００１１】本発明の請求項１，２の発明は、上記のよ
うに構成したので、システム構成時においても、ＢＩＳ
Ｔ制御回路による高速でかつきめの細かい被診断回路２
の試験を行うことができる。また、システム構成時の試
験においても、試験結果を外部装置７で確認することが
できる。
うに構成したので、システム構成時においても、ＢＩＳ
Ｔ制御回路による高速でかつきめの細かい被診断回路２
の試験を行うことができる。また、システム構成時の試
験においても、試験結果を外部装置７で確認することが
できる。
【００１２】
【発明の実施の形態】図２は本発明の第１の実施例を示
す図である。同図において、１０は処理装置であり、本
実施例において処理装置１０は１チップのＬＳＩから構
成されている。処理装置１０は前記したように、処理装
置メイン回路１１とＲＡＭ１２から構成され、これらを
試験するための診断回路１３、プロセッサインタフェー
ス１４、デバッガインタフェース１５およびＲＡＭ１２
を診断するためのＢＩＳＴ制御回路１６、スキャン制御
回路１７を備えている。そして、スキャン制御回路１７
の出力は、ＴＭ（テストモード）信号により選択される
セレクタ１８を介してＢＩＳＴ制御回路１６に入力さ
れ、セレクタ１８の他方の入力には診断回路１３からの
信号が入力されている。また、ＴＣＬＫ（テストクロッ
ク）は、上記ＴＭ信号により選択されるセレクタ１９を
介してＲＡＭ１２に入力され、セレクタ１９の他方の入
力には、システムクロックが入力される。
す図である。同図において、１０は処理装置であり、本
実施例において処理装置１０は１チップのＬＳＩから構
成されている。処理装置１０は前記したように、処理装
置メイン回路１１とＲＡＭ１２から構成され、これらを
試験するための診断回路１３、プロセッサインタフェー
ス１４、デバッガインタフェース１５およびＲＡＭ１２
を診断するためのＢＩＳＴ制御回路１６、スキャン制御
回路１７を備えている。そして、スキャン制御回路１７
の出力は、ＴＭ（テストモード）信号により選択される
セレクタ１８を介してＢＩＳＴ制御回路１６に入力さ
れ、セレクタ１８の他方の入力には診断回路１３からの
信号が入力されている。また、ＴＣＬＫ（テストクロッ
ク）は、上記ＴＭ信号により選択されるセレクタ１９を
介してＲＡＭ１２に入力され、セレクタ１９の他方の入
力には、システムクロックが入力される。
【００１３】ＢＩＳＴ回路１６は前記したように、ＲＡ
Ｍ１２の診断を行うための専用のシーケンサ、制御回路
から構成されており、前記したようにアドレス昇順１ビ
ットシフトパターン、アドレス降順１ビットシフトパタ
ーン、ライト連続→リード連続、ライト／リード連続パ
ターン等の様々な診断パターンによりＲＡＭ１２のテス
トを連続的に行うことができる。ＢＩＳＴ制御回路１６
内には命令レジスタと、ＲＡＭのアドレス、ＲＡＭへの
書き込みデータ、ＲＡＭ１２からの読み出しデータを格
納するレジスタ等が設けられており、単体試験時、ＳＩ
（スキャンイン）端子からシリアルスキャンにより上記
命令レジスタにテスト実行命令がセットされると、ＢＩ
ＳＴ制御回路１６が動作を開始し、ＬＳＩの試験が行わ
れる。試験終了後は、ＳＯ（スキャンアウト）端子から
シリアルスキャンにより試験結果が読み出される。ま
た、システム構成時における試験のため、上記ＲＡＭの
アドレス等を格納するレジスタをクリアする回路が付加
されており、診断回路１３を介して起動信号が与えられ
ると、上記ＲＡＭ１２のアドレス等を格納するレジスタ
をクリアしたのち、アドレス昇順１ビットシフトパター
ン、アドレス降順１ビットシフトパターン、ライト連続
→リード連続、ライト／リード連続パターンによるＲＡ
Ｍ１２の一連の試験を行う。
Ｍ１２の診断を行うための専用のシーケンサ、制御回路
から構成されており、前記したようにアドレス昇順１ビ
ットシフトパターン、アドレス降順１ビットシフトパタ
ーン、ライト連続→リード連続、ライト／リード連続パ
ターン等の様々な診断パターンによりＲＡＭ１２のテス
トを連続的に行うことができる。ＢＩＳＴ制御回路１６
内には命令レジスタと、ＲＡＭのアドレス、ＲＡＭへの
書き込みデータ、ＲＡＭ１２からの読み出しデータを格
納するレジスタ等が設けられており、単体試験時、ＳＩ
（スキャンイン）端子からシリアルスキャンにより上記
命令レジスタにテスト実行命令がセットされると、ＢＩ
ＳＴ制御回路１６が動作を開始し、ＬＳＩの試験が行わ
れる。試験終了後は、ＳＯ（スキャンアウト）端子から
シリアルスキャンにより試験結果が読み出される。ま
た、システム構成時における試験のため、上記ＲＡＭの
アドレス等を格納するレジスタをクリアする回路が付加
されており、診断回路１３を介して起動信号が与えられ
ると、上記ＲＡＭ１２のアドレス等を格納するレジスタ
をクリアしたのち、アドレス昇順１ビットシフトパター
ン、アドレス降順１ビットシフトパターン、ライト連続
→リード連続、ライト／リード連続パターンによるＲＡ
Ｍ１２の一連の試験を行う。
【００１４】図３は本実施例の診断回路の構成を示す図
である。同図において、前記図６に示したものと同一の
ものには同一の符号が付されており、本実施例において
は、前記図６に示したものにおいて、レジスタ１３ａに
ＢＩＳＴ回路起動信号を格納する領域ＢＩＳＴが設けら
れ、また、診断モード信号がオンのとき開くゲートＧＡ
２が追加されている。
である。同図において、前記図６に示したものと同一の
ものには同一の符号が付されており、本実施例において
は、前記図６に示したものにおいて、レジスタ１３ａに
ＢＩＳＴ回路起動信号を格納する領域ＢＩＳＴが設けら
れ、また、診断モード信号がオンのとき開くゲートＧＡ
２が追加されている。
【００１５】本実施例において、診断回路１３による処
理装置メイン回路１１のレジスタ群Ｒ１〜Ｒｎへの書き
込み／読み出し動作、ＲＡＭ１２への書き込み／読み出
し動作は前記図６に示したものと同じであり、前記した
ように、処理装置メイン回路１１のレジスタＲ１〜Ｒｎ
にデータを書き込むには、診断モード信号をオンにし
て、レジスタ１３ａのリード／ライト信号Ｗ／Ｒを”
１”にセットするとともにレジスタ１３ａにレジスタ番
号をセットする。また、ライトデータをレジスタ１３ｂ
にセットする。これにより、処理装置メイン回路１１の
レジスタＲ１〜Ｒｎの内、上記レジスタ番号で指定され
たレジスタにライト指示が出され、レジスタ１３ｂのラ
イトデータが該当するレジスタに書き込まれる。
理装置メイン回路１１のレジスタ群Ｒ１〜Ｒｎへの書き
込み／読み出し動作、ＲＡＭ１２への書き込み／読み出
し動作は前記図６に示したものと同じであり、前記した
ように、処理装置メイン回路１１のレジスタＲ１〜Ｒｎ
にデータを書き込むには、診断モード信号をオンにし
て、レジスタ１３ａのリード／ライト信号Ｗ／Ｒを”
１”にセットするとともにレジスタ１３ａにレジスタ番
号をセットする。また、ライトデータをレジスタ１３ｂ
にセットする。これにより、処理装置メイン回路１１の
レジスタＲ１〜Ｒｎの内、上記レジスタ番号で指定され
たレジスタにライト指示が出され、レジスタ１３ｂのラ
イトデータが該当するレジスタに書き込まれる。
【００１６】また、処理装置メイン回路１１のレジスタ
Ｒ１〜Ｒｎからデータを読み出すには、レジスタ１３ａ
のリード／ライト信号Ｗ／Ｒを”０”にセットするとと
もにレジスタ１３ａにレジスタ番号をセットする。これ
により、処理装置メイン回路１１のレジスタＲ１〜Ｒｎ
の内、該当するレジスタ番号のレジスタの内容がセレク
タ１３ｄから読み出される。
Ｒ１〜Ｒｎからデータを読み出すには、レジスタ１３ａ
のリード／ライト信号Ｗ／Ｒを”０”にセットするとと
もにレジスタ１３ａにレジスタ番号をセットする。これ
により、処理装置メイン回路１１のレジスタＲ１〜Ｒｎ
の内、該当するレジスタ番号のレジスタの内容がセレク
タ１３ｄから読み出される。
【００１７】ＲＡＭ１２にデータを書き込む場合も上記
と同様に行うことができ、診断モード信号をオンにし
て、レジスタ１３ｃのリード／ライト信号Ｗ／Ｒを”
１”にセットするとともにレジスタ１３ｃにアドレスを
セットする。また、ライトデータをレジスタ１３ｂにセ
ットする。これにより、ＲＡＭ１２の上記レジスタ１３
ｃにセットされたアドレスにライトデータが書き込まれ
る。また、ＲＡＭ１２からデータを読みだすには、レジ
スタ１３ｃのリード／ライト信号Ｗ／Ｒを”０”にセッ
トするとともにレジスタ１３ｃにアドレスを設定する。
これにより、ＲＡＭ１２の上記レジスタ１３ｃにセット
されたアドレスからデータが読みだされる。一方、ＢＩ
ＳＴ制御回路１６を起動するには、プロセッサインタフ
ェース１４、デバッガインタフェース１５からレジスタ
１３ａのＢＩＳＴ領域に起動信号をセットし、診断モー
ド信号をオンにする。これにより、ゲートＧＡ２が開
き、診断回路１３からＢＩＳＴ制御回路起動信号が出力
される。
と同様に行うことができ、診断モード信号をオンにし
て、レジスタ１３ｃのリード／ライト信号Ｗ／Ｒを”
１”にセットするとともにレジスタ１３ｃにアドレスを
セットする。また、ライトデータをレジスタ１３ｂにセ
ットする。これにより、ＲＡＭ１２の上記レジスタ１３
ｃにセットされたアドレスにライトデータが書き込まれ
る。また、ＲＡＭ１２からデータを読みだすには、レジ
スタ１３ｃのリード／ライト信号Ｗ／Ｒを”０”にセッ
トするとともにレジスタ１３ｃにアドレスを設定する。
これにより、ＲＡＭ１２の上記レジスタ１３ｃにセット
されたアドレスからデータが読みだされる。一方、ＢＩ
ＳＴ制御回路１６を起動するには、プロセッサインタフ
ェース１４、デバッガインタフェース１５からレジスタ
１３ａのＢＩＳＴ領域に起動信号をセットし、診断モー
ド信号をオンにする。これにより、ゲートＧＡ２が開
き、診断回路１３からＢＩＳＴ制御回路起動信号が出力
される。
【００１８】次に、図２により本実施例による処理装置
の試験について説明する。 （１）単体試験 ＬＳＩテスタ（図示せず）に処理装置１０を接続する
と、ＴＭ（テストモード）端子から”１”が入力され
る。これにより、セレクタ１８を介してスキャン制御回
路１７からＢＩＳＴ制御回路１６に起動指示が入力さ
れ、ＲＡＭ１２のクロック入力端子にはセレクタ１９を
介してはＴＣＬＫ（テストクロック）が入力される。こ
の状態で前記したように、ＢＩＳＴ制御回路１６内の命
令レジスタにスキャンによりテスト実行命令をセットす
ると、ＢＩＳＴ制御回路１６が動作を開始し、前記した
ように、ＲＡＭ１２の様々なテストを行うことができ
る。
の試験について説明する。 （１）単体試験 ＬＳＩテスタ（図示せず）に処理装置１０を接続する
と、ＴＭ（テストモード）端子から”１”が入力され
る。これにより、セレクタ１８を介してスキャン制御回
路１７からＢＩＳＴ制御回路１６に起動指示が入力さ
れ、ＲＡＭ１２のクロック入力端子にはセレクタ１９を
介してはＴＣＬＫ（テストクロック）が入力される。こ
の状態で前記したように、ＢＩＳＴ制御回路１６内の命
令レジスタにスキャンによりテスト実行命令をセットす
ると、ＢＩＳＴ制御回路１６が動作を開始し、前記した
ように、ＲＡＭ１２の様々なテストを行うことができ
る。
【００１９】（２）システム構成における試験時 処理装置１０がシステムに接続されたシステム構成にお
ける試験時には、ＬＳＩテスタが接続されないため、Ｔ
Ｍ（テストモード）端子は”０”であり、セレクタ１
８，１９はそれぞれ診断回路１３、システムクロック側
に切り換わる。この状態で、プロセッサ２０もしくはデ
バッガ３０からプロセッサインタフェース１４、デバッ
ガインタフェース１５を介してレジスタ１３ａのＢＩＳ
Ｔ領域に起動信号をセットし、診断モード信号をオンに
する。
ける試験時には、ＬＳＩテスタが接続されないため、Ｔ
Ｍ（テストモード）端子は”０”であり、セレクタ１
８，１９はそれぞれ診断回路１３、システムクロック側
に切り換わる。この状態で、プロセッサ２０もしくはデ
バッガ３０からプロセッサインタフェース１４、デバッ
ガインタフェース１５を介してレジスタ１３ａのＢＩＳ
Ｔ領域に起動信号をセットし、診断モード信号をオンに
する。
【００２０】これにより、診断回路１３からＢＩＳＴ制
御回路１６に起動指示が与えられる。ＢＩＳＴ制御回路
１６は起動指示が与えられると、前記したように、ＲＡ
Ｍ１２のアドレス等を格納するレジスタをクリアしたの
ち、アドレス昇順１ビットシフトパターン、アドレス降
順１ビットシフトパターン、ライト連続→リード連続、
ライト／リード連続パターン等によるＲＡＭ１２の一連
の試験を行う。ＢＩＳＴ制御回路１６による試験結果
は、単体試験時と同様、ＳＯ（スキャンアウト）から読
みだしてもよいし、また、ＢＩＳＴ制御回路１６による
試験により異常が検出されたとき、システムダウンとし
てもよい。診断回路１３による試験は、前記従来例と同
様であり、診断回路１３により処理装置１０内のレジス
タ、およびＲＡＭ１２のライト／リードの試験を行うこ
とができる。
御回路１６に起動指示が与えられる。ＢＩＳＴ制御回路
１６は起動指示が与えられると、前記したように、ＲＡ
Ｍ１２のアドレス等を格納するレジスタをクリアしたの
ち、アドレス昇順１ビットシフトパターン、アドレス降
順１ビットシフトパターン、ライト連続→リード連続、
ライト／リード連続パターン等によるＲＡＭ１２の一連
の試験を行う。ＢＩＳＴ制御回路１６による試験結果
は、単体試験時と同様、ＳＯ（スキャンアウト）から読
みだしてもよいし、また、ＢＩＳＴ制御回路１６による
試験により異常が検出されたとき、システムダウンとし
てもよい。診断回路１３による試験は、前記従来例と同
様であり、診断回路１３により処理装置１０内のレジス
タ、およびＲＡＭ１２のライト／リードの試験を行うこ
とができる。
【００２１】図４は本発明の第２の実施例を示す図であ
り、本実施例においては、図２に示したものに、ＢＩＳ
Ｔ制御回路１６の試験結果を診断回路１３に読み出すた
めのパスＰを設けたものである。なお、本実施例の診断
回路１３の構成は前記図３に示したものと同様であり、
本実施例の診断回路１３においては、上記パスＰを介し
て診断回路１３に入力されたＢＩＳＴ制御回路１６によ
る試験結果をプロセッサインタフェース１４、デバッガ
インタフェース１５に送出する回路を備えている。本実
施例においては、上記のようなパスＰを設けたので、シ
ステム試験時、ＢＩＳＴ制御回路１６による試験結果を
診断回路１３を介してプロセッサ２０またはデバッガ３
０に読み出すことができる。このため、試験の起動元で
あるプロセッサ２０またはデバッガ３０により試験結果
を容易に確認することができる。
り、本実施例においては、図２に示したものに、ＢＩＳ
Ｔ制御回路１６の試験結果を診断回路１３に読み出すた
めのパスＰを設けたものである。なお、本実施例の診断
回路１３の構成は前記図３に示したものと同様であり、
本実施例の診断回路１３においては、上記パスＰを介し
て診断回路１３に入力されたＢＩＳＴ制御回路１６によ
る試験結果をプロセッサインタフェース１４、デバッガ
インタフェース１５に送出する回路を備えている。本実
施例においては、上記のようなパスＰを設けたので、シ
ステム試験時、ＢＩＳＴ制御回路１６による試験結果を
診断回路１３を介してプロセッサ２０またはデバッガ３
０に読み出すことができる。このため、試験の起動元で
あるプロセッサ２０またはデバッガ３０により試験結果
を容易に確認することができる。
【００２２】本発明の第１、第２の実施例においては、
上記のように処理装置をシステムに組み込こんだ後であ
っても、プロセッサ２０またはデバッガ３０によりＢＩ
ＳＴ制御回路１６を起動して試験を行うことができるの
で、例えば、システム電源投入後の初期テストにおい
て、ＢＩＳＴ制御回路１６を使用した様々なテストを行
うことが可能となる。なお、上記実施例においては、シ
ステム構成時にＢＩＳＴ制御回路１６を起動する手段を
診断回路１３内に設ける場合について説明したが、ＢＩ
ＳＴ制御回路１６を起動する手段を診断回路１３の外部
に設けてもよい。
上記のように処理装置をシステムに組み込こんだ後であ
っても、プロセッサ２０またはデバッガ３０によりＢＩ
ＳＴ制御回路１６を起動して試験を行うことができるの
で、例えば、システム電源投入後の初期テストにおい
て、ＢＩＳＴ制御回路１６を使用した様々なテストを行
うことが可能となる。なお、上記実施例においては、シ
ステム構成時にＢＩＳＴ制御回路１６を起動する手段を
診断回路１３内に設ける場合について説明したが、ＢＩ
ＳＴ制御回路１６を起動する手段を診断回路１３の外部
に設けてもよい。
【００２３】
【発明の効果】以上説明したように、本発明において
は、ＢＩＳＴ制御回路を備えた処理装置において、シス
テム構成時において、プロセッサ／デバッガ等の外部装
置７と接続されるインタフェース回路と、該インタフェ
ース回路と接続され、システム組み込み後に外部装置か
らの指示により上記ビルトインセルフテスト回路を起動
するための起動信号を出力する起動回路と、上記外部テ
スタからの指示による起動信号と、上記起動回路からの
起動信号とを切り換える切換回路を設けたので、少ない
ハードウェアの追加で、システム構成時においても、Ｂ
ＩＳＴ制御回路による高速でかつきめの細かい試験を行
うことが可能となる。また、システム構成時におけるＢ
ＩＳＴ制御回路による試験結果をシステムから参照する
手段を設けることにより、システム構成時の試験におい
ても、試験結果を起動元の装置から容易に確認すること
が可能となる。
は、ＢＩＳＴ制御回路を備えた処理装置において、シス
テム構成時において、プロセッサ／デバッガ等の外部装
置７と接続されるインタフェース回路と、該インタフェ
ース回路と接続され、システム組み込み後に外部装置か
らの指示により上記ビルトインセルフテスト回路を起動
するための起動信号を出力する起動回路と、上記外部テ
スタからの指示による起動信号と、上記起動回路からの
起動信号とを切り換える切換回路を設けたので、少ない
ハードウェアの追加で、システム構成時においても、Ｂ
ＩＳＴ制御回路による高速でかつきめの細かい試験を行
うことが可能となる。また、システム構成時におけるＢ
ＩＳＴ制御回路による試験結果をシステムから参照する
手段を設けることにより、システム構成時の試験におい
ても、試験結果を起動元の装置から容易に確認すること
が可能となる。
【図１】本発明の基本構成図である。
【図２】本発明の第１の実施例の処理装置の構成を示す
図である。
図である。
【図３】本発明の実施例の診断回路の構成を示す図であ
る。
る。
【図４】本発明の第２の実施例の処理装置の構成を示す
図である。
図である。
【図５】従来例を示す図である。
【図６】従来例における診断回路の構成を示す図であ
る。
る。
１ ＢＩＳＴ制御回路 ２ 被診断回路 ３ スキャン制御回路３ ４ インタフェース回路 ５ 起動手段 ６ 切換え回路 ７ システム構成時に接続される外部装置 １０ 処理装置 １１ 処理装置メイン回路 １２ ＲＡＭ １３ 診断回路 １４ プロセッサインタフェース １５ デバッガインタフェース １６ ＢＩＳＴ制御回路 １７ スキャン制御回路 ２０ プロセッサ ３０ デバッガ
フロントページの続き (56)参考文献 特開 昭61−54550（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 330 G06F 11/22 360
Claims (2)
- 【請求項１】 スキャン制御回路とビルトインセルフテ
スト回路を備え、該スキャン制御回路を介して外部テス
タと接続され、該ビルトインセルフテスト回路により、
システム組み込み前に上記外部テスタからの指示により
単体試験を行うことが可能な処理装置において、システム構成時に外部装置と接続されるインタフェース
回路と、 上記インタフェース回路と接続され、 システム組み込み
後に外部装置からの指示により上記ビルトインセルフテ
スト回路を起動するための起動信号を出力する起動回路
と、 上記外部テスタからの指示による起動信号と、上記起動
回路からの起動信号とを切り換える切換回路とを設け、 上記切換回路を切り換えて上記起動回路から上記ビルト
インセルフテスト回路を起動することにより、システム
構成時において処理装置の試験を行うこと可能としたこ
とを特徴とするビルトインセルフテスト回路を備えた処
理装置。 - 【請求項２】 システム構成時におけるビルトインセル
フテスト回路による試験結果をシステムから参照する手
段を設けたことを特徴とする請求項１のビルトインセル
フテスト回路を備えた処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23131497A JP3315900B2 (ja) | 1997-08-27 | 1997-08-27 | ビルトインセルフテスト回路を備えた処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23131497A JP3315900B2 (ja) | 1997-08-27 | 1997-08-27 | ビルトインセルフテスト回路を備えた処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165872A JPH1165872A (ja) | 1999-03-09 |
| JP3315900B2 true JP3315900B2 (ja) | 2002-08-19 |
Family
ID=16921698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23131497A Expired - Fee Related JP3315900B2 (ja) | 1997-08-27 | 1997-08-27 | ビルトインセルフテスト回路を備えた処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3315900B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5167975B2 (ja) | 2008-06-17 | 2013-03-21 | 富士通株式会社 | 半導体装置 |
-
1997
- 1997-08-27 JP JP23131497A patent/JP3315900B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1165872A (ja) | 1999-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0511752B1 (en) | High-speed integrated circuit testing with JTAG | |
| US6122762A (en) | Memory interface device and method for supporting debugging | |
| JPH113245A (ja) | スマートデバッグインターフェース回路 | |
| JPH0773696A (ja) | セルフ・タイム式メモリ・アレイ及びそれをテストする方法 | |
| JP3315900B2 (ja) | ビルトインセルフテスト回路を備えた処理装置 | |
| JPH07141220A (ja) | 走査チェインに非走査可能部分の状態を含む方法及び装置 | |
| JP2004094451A (ja) | オンチップｊｔａｇインタフェース回路およびシステムｌｓｉ | |
| US6112316A (en) | System for use of bus parking states to communicate diagnostic information | |
| JPH0991996A (ja) | 半導体集積回路および試験装置 | |
| KR100557918B1 (ko) | 조인트 테스트 액세스 그룹을 이용한 오류수정장치 | |
| JPH07198782A (ja) | 診断回路 | |
| JPH09160802A (ja) | テスト装置 | |
| JPH05334116A (ja) | デバッグ制御方式 | |
| JP3008914B2 (ja) | 半導体集積回路 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPS6144342B2 (ja) | ||
| JP2505571B2 (ja) | 記憶装置の診断方法 | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 | |
| JP2000131394A (ja) | 診断機能付き論理集積回路 | |
| JPS6246021B2 (ja) | ||
| JPH07120535A (ja) | 論理回路の診断方法およびｌｓｉ回路 | |
| JPS63193238A (ja) | アドレススキヤン方式 | |
| JPS5931800B2 (ja) | 制御メモリ診断方式 | |
| JPH0361873A (ja) | 集積回路素子のテスト回路 | |
| JPS61204746A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130607 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140607 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |