JP2000131394A - 診断機能付き論理集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 診断回路を内蔵した論理集積回路において、
回路規模を増大させることなユーザースキャンのような
各種スキャンテストを実行できるようにする。 【解決手段】 バウンダリスキャンテスト制御回路（２
０）とＢＩＳＴ方式のテストのためのスキャンパス（Ｓ
Ｐ１〜ＳＰｍ）を利用して、ユーザーモードで内部論理
回路内の任意のフリップフロップ（ＦＦ１１〜ＦＦｍ
ｎ）に保持されているデータを読み出せるように構成し
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体論理集積回路に
おける診断技術に関し、特にバウンダリスキャン方式の
テスト制御回路を内蔵した論理集積回路におけるスキャ
ンテストに適用して有効な技術に関する。

【０００２】

【従来の技術】従来、論理集積回路にはシフトスキャン
方式の診断機能を設けたものがある。シフトスキャン方
式の診断回路は、論理回路を構成する複数のフリップフ
ロップを直列形態に接続してシフトレジスタを構成可能
にし、診断時にこのシフトレジスタに入力ピンからテス
トデータをスキャンインして論理回路の内部に直接デー
タを入れて動作させるとともに、ある時点でフリップフ
ロップに保持されているデータを、シフトレジスタを利
用して出力ピンにスキャンアウトさせることで、効率の
良い診断を行なえるようにした技術である。

【０００３】なお、初期のシフトスキャン方式の診断回
路は外部からテストパターンを入力してその結果を専用
の外部端子から直接出力させてテスタに読み込んで判定
するというものであった。しかしながら、近年において
は、論理集積回路の論理が大規模化されるようになって
きているため、所望の故障検出率を達成するのに必要な
テストパターンも非常に多くなり、外部から入力する方
式では対応できなくなってきた。そこで、論理集積回路
内に疑似乱数発生回路のようなテストパターン発生回路
を内蔵させたＢＩＳＴ（ビルトインセルフテスト）方式
の診断技術が提案されている。

【０００４】

【発明が解決しようとする課題】従来のシフトスキャン
方式の診断回路は、一般的には、論理集積回路の開発時
の最終段階で試作されたチップの内部論理回路が期待ど
おりに動作するか検証し、不具合がある場合にはその個
所を検出するために利用する機能であり、ユーザーには
開放されていなかった。そのため、ＢＩＳＴ方式の診断
回路を内蔵した論理集積回路のユーザーが、シフトスキ
ャン方式の診断回路を動作させて回路の検証を行なうよ
うなことはできなかった。

【０００５】しかしながら、本発明者は、ユーザーが開
発したシステムを検証したり当該論理集積回路チップが
搭載されたシステムを制御するプログラムのデバッグ等
を行なう場合に、論理集積回路内の任意のフリップフロ
ップに保持されているデータを外部に読み出す機能（以
下、ユーザースキャン機能と称する）があると便利であ
る。そのため、ユーザーが要求する場合には、別途ユー
ザーのためのシフトスキャンパスを論理集積回路チップ
内に設ける必要があり、回路が複雑かつ大規模になると
いう課題があった。

【０００６】この発明の目的は、診断回路を内蔵した論
理集積回路において、回路規模を増大させることなくユ
ーザースキャンのような各種スキャンテストを実行でき
るようにすることにある。

【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００９】すなわち、半導体集積回路にはボード間あ
るいはボード上の他の半導体集積回路チップとの間の接
続状態を診断するためのバウンダリスキャンテスト制御
回路が設けられているものがあり、外部からテストモー
ドを指定してこのバウンダリスキャンテスト制御回路に
インストラクションコードを入力するとその内容に応じ
た処理が実行されるように構成されている。

【００１０】本発明は、バウンダリスキャンテスト制御
回路とＢＩＳＴ方式のテストのためのスキャンパスを利
用して、ユーザーモードで内部論理回路内の任意のフリ
ップフロップに保持されているデータを読み出せるよう
に構成したものである。

【００１１】具体的には、内部回路内に設けられたスキ
ャンパスを用いて第１の動作モードで動作して上記内部
回路の診断を行なう第１の診断回路と、外部とのインタ
フェース部に設けられたスキャンパスを用いて第２の動
作モードで動作して外部との接続の診断を行なう第２の
診断回路とを備えた論理集積回路において、上記第２の
診断回路は上記第１の診断回路を制御して上記内部回路
内の任意のフリップフロップ回路の保持データを読出し
可能に構成するようにした。

【００１２】上記した手段によれば、第２の診断回路で
あるバウンダリスキャン制御回路によりユーザースキャ
ンによるデータの読出しを行なうことができるため、第
１の診断回路と第２の診断回路とでハードウェア資源を
共有することができ、回路規模を増大させることなくユ
ーザースキャンのような各種スキャンテストを実行する
ことができるようになる。

【００１３】また、上記第１の診断回路は、制御用レジ
スタと上記内部回路内のスキャンパスに供給するテスト
パターンを発生するパターン発生回路とを備えるととも
に、上記第２の診断回路が上記内部回路内の任意のフリ
ップフロップ回路の保持データを読み出す際には上記制
御用レジスタの設定データに基づいて動作するように構
成する。これにより、より複雑な診断制御を回路規模を
増大させることなく実現することができる。

【００１４】さらに、上記第２の診断回路は、診断結果
の出力用外部端子に接続された選択回路を備え、上記内
部回路内の任意のフリップフロップ回路から読み出され
た保持データは上記選択回路を介して外部へ出力される
ように構成すると良い。これによって、診断結果を出力
する外部端子を第１の診断回路と第２の診断回路とで共
有できるため外部端子数を減らすことができる。

【００１５】また、内部回路内に第１のスキャンパスが
設けられているとともに、外部とのインタフェース部に
第２のスキャンパスが設けられ、該第２のスキャンパス
を用いて外部との接続の診断を行なう診断回路を備え、
前記診断回路は上記内部回路内の第１のスキャンパスを
用いて上記内部回路の診断を実行可能に構成する。これ
により、内部回路の診断とインタフェースによる診断と
を共通の制御回路により制御することができ、回路規模
をさらに縮減することができる。

【００１６】さらに、上記第１のスキャンパスは複数の
系列に分割され、各系列のスキャンパスは上記第２のス
キャンパスに接続されて、第１のスキャンパスは第２の
スキャンパスを介してテストパターンおよびテスト結果
のシフトが行なわれるように構成する。これによって、
回路規模の増大を防止しつつ診断効率を上げることがで
きるようになる。

【００１７】

【発明の実施の形態】以下、本発明の一実施例を、図面
を用いて説明する。

【００１８】図１は本発明に係る診断機能を備えた論理
ＬＳＩの診断回路部分の構成を示したものである。この
実施例において、ＦＦ１１，ＦＦ１２……ＦＦｍｎで表
わされているのは、内部論理回路を構成するフリップフ
ロップ、１１は診断時にテストパターンを発生する疑似
乱数発生器などからなるパターン発生器、１２はテスト
結果を圧縮して出力するパターン圧縮器、１３はこれら
のパターン発生器１１やパターン圧縮器１２、フリップ
フロップＦＦ１１〜ＦＦｍｎを制御してスキャンテスト
を実行するセルフテスト制御回路である。

【００１９】上記フリップフロップＦＦ１１〜ＦＦｍｎ
は、通常のラッチ機能の他に同図に示すようなスキャン
パスＳＰ１，ＳＰ２……ＳＰｍを構成可能な形式の回路
が使用されており、各フリップフロップは、通常動作時
には、図示しない前段の論理ゲート回路等から出力され
るデータを取り込んで次段の論理ゲート回路に出力す
る。そして、スキャンテスト時には、シフトレジスタを
構成するように接続が切り替えられて、テストデータが
各スキャンパスに沿ってシフトされて行く。パターン圧
縮器１２は、各スキャンパスを通して送られてくるビッ
トデータを符号圧縮してシリアルデータとして出力する
機能を有するとともに、この実施例ではユーザースキャ
ン機能を実現可能にするため制御信号によってシフトレ
ジスタとしても動作できるように構成されている。

【００２０】セルフテスト制御回路１３は、モード設定
レジスタ１４が設けられており、外部よりこのモード設
定レジスタ１４に所定のモードを示すデータが設定され
ると、その設定されたモードに従った制御を行ない、例
えば上記パターン発生器１１を動作させてテストパター
ンを発生させ、このテストパターンをフリップフロップ
ＦＦ１１〜ＦＦｍｎにスキャンインさせたり、パターン
圧縮器１２により圧縮されたテスト結果を出力させたり
する。上記パターン発生器１１、パターン圧縮器１２、
セルフテスト制御回路１３およびモード設定レジスタ１
４によってセルフテスト回路１０が構成されている。

【００２１】図１に示されているように、この実施例の
論理ＬＳＩには、上記セルフテスト回路１０以外に、ボ
ード間あるいはボード上の他の半導体集積回路チップと
の間の接続状態を診断するためのバウンダリスキャンテ
スト制御回路２０が設けられている。このバウンダリス
キャンテスト制御回路２０は、外部からテストモードを
指定してこのバウンダリスキャンテスト制御回路２０に
インストラクションコードを入力するとその内容に応じ
た処理を実行するように構成されている。しかも、この
実施例の論理ＬＳＩでは、上記バウンダリスキャンテス
ト制御回路２０によりセルフテスト回路１０を制御し
て、ユーザーモードで任意のフリップフロップのデータ
を外部へ取り出すユーザースキャンも行なえるように構
成されている。

【００２２】図２には、本発明を適用した論理ＬＳＩに
おけるバウンダリスキャンテスト制御回路２０と、ＢＩ
ＳＴ制御回路１３によって制御されるスキャンテスト回
路１０との関係が、また図３にはバウンダリスキャンテ
スト制御回路２０の概略構成が示されている。

【００２３】バウンダリスキャンテスト制御回路２０
は、図３に示されているように、外部から供給されるテ
ストモード制御信号ＴＭＳによって動作するランダムロ
ジック回路２１と、該ランダムロジック回路２１から出
力される制御コードを保持するフリップフロップＦＦ１
〜ＦＦ４からなる制御用レジスタ２２と、この制御用レ
ジスタ２２に保持された制御コードをデコードして所定
の制御信号を出力する制御用デコータ２３と、テストデ
ータ入力端子ＴＤＩから入力されるデータを制御用デコ
ータ２３から出力される制御信号に基づいて取り込むイ
ンストラクションレジスタ２４等から構成されている。

【００２４】上記制御用レジスタ２２および制御用デコ
ータ２３は、特に制限されないが、外部から供給される
クロック信号ＴＣＫによってそれぞれ動作する。インス
トラクションレジスタ２４は、シフトレジスタで構成さ
れ、制御用レジスタ２２にインストラクションレジスタ
のシフト指令コードが保持されたときに制御用デコータ
２３から出力される制御信号に基づいて保持データを１
ビットずつシフトしながら出力する。

【００２５】また、ランダムロジック回路２１は外部か
らのテストモード制御信号ＴＭＳと制御用レジスタ２２
からのフィードバック信号とに基づいて次の制御コード
を生成し出力するように構成されている。このランダム
ロジック回路の代わりにマイクロ制御コードを記憶する
ＲＯＭ（リードオンリメモリ）を使用することも可能で
ある。

【００２６】なお、バウンダリスキャンテスト制御回路
２０によって実行されるバウンダリスキャンテストは、
図４に示すように、当該論理ＬＳＩ１００が搭載された
ボード２００上の他の論理ＬＳＩ１１０と接続された入
出力端子３０ａ〜３０ｎに対応してそれぞれ設けられフ
リップフロップからなるバウンダリスキャンレジスタ４
０に、入出力端子３０ａ〜３０ｎを介して、テスタ等に
よりテストデータ入力端子ＴＤＩに入力されたテストデ
ータをバウンダリスキャンテスト制御回路２０からスキ
ャンインして他の論理ＬＳＩ１１０へ出力させたり、他
の論理ＬＳＩ１１０から出力されバウンダリスキャンレ
ジスタ４０に取り込まれた入力データをスキャンアウト
させてバウンダリスキャンテスト制御回路２０へ読み込
んでテストデータ出力端子ＴＤＯより出力させてテスタ
等で判定するものである。

【００２７】図２に示すように、この実施例の論理ＬＳ
Ｉには、バウンダリスキャンレジスタ４０とＢＩＳＴ制
御回路１３内のモード設定レジスタ１４とパターン圧縮
器１２に保持されているデータのいずれかを選択的にテ
ストデータ出力端子ＴＤＯよりＬＳＩ外部へ出力させる
セレクタ２５が設けられている。

【００２８】また、特に制限されないが、この実施例で
は、上記バウンダリスキャンテスト制御回路２０へデー
タを入力するためのテストデータ入力端子ＴＤＩにセル
フテスト回路１０を構成するモード設定レジスタ１４や
パターン発生回路１１が接続され、このテストデータ入
力端子ＴＤＩからモード設定データやパターン発生回路
１１のイニシャライズ用データを取り込めるように構成
されている。これにより、外部端子数を節約することが
できる。

【００２９】図５には、ユーザーモードにおいて、論理
ＬＳＩ内部の任意のフリップフロップに保持されている
データを読み出すユーザースキャン動作時のデータ転送
の様子が示されている。

【００３０】この実施例の論理ＬＳＩでは、先ず、テス
トモード制御信号ＴＭＳによってバウンダリスキャンテ
スト制御回路２０内の制御レジスタ２２に、インストラ
クションレジスタ２４に対してインストラクションコー
ドを入力させる所定の制御コードを設定し、インストラ
クションレジスタ２４にユーザースキャンテストを実行
するためのインストラクションコードを入力させる。ま
た、セルフテスト回路１０内のモード設定レジスタ１４
には読み出したいデータが入っているフリップフロップ
の位置（Ｍ，Ｎ）をテストデータ入力端子ＴＤＩより入
力して設定する。

【００３１】次に、上記制御レジスタ２２にインストラ
クションレジスタ２４内のインストラクションコードを
有効にする制御コードを保持させる。すると、セレクタ
２５はセルフテスト用のパターン圧縮器１２をテストデ
ータ出力端子ＴＤＯに接続される状態に設定されるとと
もに、インストラクションレジスタ２４内のインストラ
クションコードによって、ＢＩＳＴ制御回路１３が所定
の制御動作を開始し、スキャン用フリップフロップＦＦ
１１〜ＦＦｍｎがスキャン動作してパターン圧縮器１２
に向かってＭビットだけデータをシフトする。そして、
所望の位置（Ｍ，Ｎ）のフリップフロップのデータがパ
ターン圧縮器１２に達した時点でスキャン動作が停止さ
れ、パターン圧縮器１２が制御信号によってシフトレジ
スタとして動作するように制御された状態でシフト動作
を開始し、Ｎビットだけシフトする。これによって、所
望の位置（Ｍ，Ｎ）のフリップフロップのデータがセレ
クタ２５を通してテストデータ出力端子ＴＤＯより出力
される。

【００３２】図６には、上記ユーザースキャンを可能に
するためすなわち圧縮機能の他にシフトレジスタ機能も
有する上記パターン圧縮器１２の単位構成回路の具体例
が示されている。

【００３３】図６の回路においては、入力端子ＭＤＴｉ
に前記各スキャンパスＳＰｉからの信号が入力される。
入力端子ＭＤＴｉから入力された信号はＡＮＤゲート回
路Ｇ１を介してエクスクルーシブＯＲ（排他的論理和）
ゲート回路ＥＯＲの一方の入力端子に供給される。この
エクスクルーシブＯＲゲート回路ＥＯＲの他方の入力端
子には、データ端子Ｄの入力信号と制御端子ＭＣＣＵＴ
の入力信号を入力とするＡＮＤゲートＧ２の出力信号が
入力され、エクスクルーシブＯＲゲート回路ＥＯＲの出
力は、縦続接続されたＤ型フリップフロップＦＦ１，Ｆ
Ｆ２のうち、前段のフリップフロップＦＦ１のデータ端
子に入力され、ＦＦ１の出力が後段のフリップフロップ
ＦＦ２のデータ端子に入力されている。ＢＭＣ１，ＢＭ
Ｃ２はフリップフロップＦＦ１，ＦＦ２をラッチ動作さ
せる位相の異なるクロック信号である。

【００３４】上記ＡＮＤゲート回路Ｇ１は制御信号ＢＭ
ＣＵＴによって制御され、データ入力端子ＤＩには前段
の単位構成回路からの出力信号が入力されるように構成
されている。この実施例の単位構成回路は、ハッチング
が付されているＡＮＤゲート回路Ｇ２が新たに付加され
たもので、制御信号ＭＣＣＵＴがロウレベルにされると
ＡＮＤゲート回路Ｇ２の出力がロウレベルに固定される
ためエクスクルーシブＯＲゲート回路ＥＯＲが非反転の
バッファとして動作する。

【００３５】従って、この実施例の単位構成回路は、制
御信号ＢＭＣＵＴをハイレベルにしてＡＮＤゲートＧ１
を開きかつＭＣＣＵＴをロウレベルにしてＡＮＤゲート
Ｇ２を閉じてスキャンパスＳＰｉからの信号を取込み、
その後制御信号ＢＭＣＵＴをロウレベルにしてＡＮＤゲ
ートＧ１を閉じかつＭＣＣＵＴをハイレベルにしてＡＮ
ＤゲートＧ２を開いた状態でクロックＢＭＣ１，ＢＭＣ
２を供給することにより、スキャンパスＳＰｉから当該
回路に取り込まれたデータを次段の回路にシフトさせる
ことができる。なお、制御信号ＢＭＣＵＴとＭＣＣＵＴ
を共にハイレベルにすると、ＡＮＤゲート回路Ｇ１とＧ
２がそれぞれ入力端子ＭＤＴｉに入力されるスキャンパ
スＳＰｉからの信号とデータ入力端子ＤＩに入力される
前段の単位構成回路からの出力信号をエクスクルーシブ
ＯＲゲート回路ＥＯＲに供給することにより圧縮動作を
行なう。

【００３６】上記のように、この実施例では、バウンダ
リスキャンテスト制御回路２０によりセルフテスト回路
１０を制御して、ユーザーモードで任意のフリップフロ
ップのデータを外部へ取り出すユーザースキャンも行な
えるように構成されている。しかも、ユーザースキャン
機能を実現可能にするための回路の変更は僅かで済むの
で、回路規模を増大させることなくユーザースキャンの
ような各種スキャンテストを実行することができる。つ
まり、バウンダリスキャンテスト制御回路２０やセルフ
テスト回路１０とは別個にユーザースキャンを実現する
ための回路を設ける場合に比べてハードウェアのオーバ
ーヘッド量を大幅に減らすことができる。

【００３７】図７および図８は、本発明の他の実施例を
示す。このうち図７の実施例は、図１に示されているよ
うなパターン発生器１１やパターン圧縮器１２、ＢＩＳ
Ｔ制御回１３等からなるセルフテスト回路１０を設ける
代わりに、図４に示されているバウンダリスキャン用レ
ジスタを利用して、内部論理回路内のフリップフロップ
ＦＦ１１〜ＦＦｍｎのスキャンテストを行なうとともに
テスト結果をスキャンアウトして、セレクタ２５を介し
てテストデータ出力端子ＴＤＯより出力させるようにし
たものである。

【００３８】また、図８の実施例は、内部論理回路内の
すべてのフリップフロップＦＦ１１〜ＦＦｍｎをリンク
させて１つのシフトレジスタとし、このスキャンパスに
バウンダリスキャンテスト制御回路２０のテストデータ
入力端子ＴＤＩよりテストデータをスキャンインさせ、
セレクタ２５を介してテスト結果をテストデータ出力端
子ＴＤＯよりスキャンアウトさせるようにしたものであ
る。

【００３９】図７の実施例も図８の実施例も制御は、バ
ウンダリスキャンテスト制御回路２０内のインストラク
ションレジスタ２４に設定されたインストラクションコ
ードに従って実行される。これらの実施例によれば、専
用のスキャンテスト回路を設けることなく論理回路部内
のフリップフロップのスキャンテストを実行することが
でき、より一層回路規模を減らすことができる。

【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では内部論理回路を構成するフリップフロップＦ
Ｆ１１〜ＦＦｍｎがｍ列のスキャンパスを構成するよう
に接続がなされている場合を説明したが、図６と同様
に、１本のスキャンパスを構成するように接続されてい
る場合にも適用することができる。

【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理Ｌ
ＳＩに適用したものについて説明したが、本発明はそれ
に限定されるものでなく、ディジタル回路とアナログ回
路が混在したＬＳＩその他半導体集積回路一般に利用す
ることが出来る。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４３】すなわち、本発明に従うと、診断回路を内
蔵した論理集積回路において、回路規模を増大させるこ
となく各種スキャンテストを実行することができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明に係る診断機能を備えた論理ＬＳＩの診
断回路部分の概略構成を示すブロック図である。

【図２】本発明を適用した論理ＬＳＩにおけるバウンダ
リスキャンテスト制御回路と、ＢＩＳＴ制御回路によっ
て制御されるスキャンテスト回路との関係を示す説明図
である。

【図３】バウンダリスキャンテスト制御回路の概略構成
を示すブロック図である。

【図４】バウンダリスキャンテストを可能にするバウン
ダリスキャンレジスタの構成を示すブロック図である。

【図５】本発明の診断回路を用いてユーザースキャンを
実行する場合のデータ転送の様子を示す説明図である。

【図６】実施例の診断回路においてユーザースキャン機
能を実現するのに好適な圧縮器の一実施例を示す回路構
成図である。

【図７】本発明に係る診断回路の他の実施例を示す概略
構成図である。

【図８】本発明に係る診断回路の他の実施例を示す概略
構成図である。

【符号の説明】

ＦＦ１１〜ＦＦｍｎ スキャン用シフトレジスタを構成
可能なフリップフロップ １０ セルフスキャンテスト回路 １１ パターン発生器 １２ パターン圧縮器 １３ ＢＩＳＴ制御回路 １４ モード設定レジスタ ２０ バウンダリスキャンテスト制御回路 ２１ ランダムロジック回路 ２２ 制御用レジスタ ２３ 制御用デコータ ２４ インストラクションレジスタ ２５ セレクタ ４０ バウンダリスキャンレジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AC10 AD05 AE07 AG05 AK16 AK19 5B048 AA20 BB05 CC18 DD06 DD10 5J056 AA00 BB59 BB60 CC00 CC18 FF01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 内部回路内に設けられたスキャンパスを
   用いて第１の動作モードで動作して上記内部回路の診断
   を行なう第１の診断回路と、外部とのインタフェース部
   に設けられたスキャンパスを用いて第２の動作モードで
   動作して外部との接続の診断を行なう第２の診断回路と
   を備えた論理集積回路であって、上記第２の診断回路は
   上記第１の診断回路を制御して上記内部回路内の任意の
   フリップフロップ回路の保持データを読出し可能に構成
   されていることを特徴とする診断機能付き論理集積回
   路。
2. 【請求項２】 上記第１の診断回路は、制御用レジスタ
   と上記内部回路内のスキャンパスに供給するテストパタ
   ーンを発生するパターン発生回路とを備えるとともに、
   上記第２の診断回路が上記内部回路内の任意のフリップ
   フロップ回路の保持データを読み出す際には上記制御用
   レジスタの設定データに基づいて動作するように構成さ
   れていることを特徴とする請求項１に記載の診断機能付
   き論理集積回路。
3. 【請求項３】 上記第２の診断回路は、診断結果の出力
   用外部端子に接続された選択回路を備え、上記内部回路
   内の任意のフリップフロップ回路から読み出された保持
   データは上記選択回路を介して外部へ出力されるように
   構成されていることを特徴とする請求項１または２に記
   載の診断機能付き論理集積回路。
4. 【請求項４】 内部回路内に第１のスキャンパスが設け
   られているとともに、外部とのインタフェース部に第２
   のスキャンパスが設けられ、該第２のスキャンパスを用
   いて外部との接続の診断を行なう診断回路を備え、前記
   診断回路は上記内部回路内の第１のスキャンパスを用い
   て上記内部回路の診断を実行可能に構成されていること
   を特徴とする診断機能付き論理集積回路。
5. 【請求項５】 上記第１のスキャンパスは複数の系列に
   分割され、各系列のスキャンパスは上記第２のスキャン
   パスに接続されて、第１のスキャンパスは第２のスキャ
   ンパスを介してテストパターンおよびテスト結果のシフ
   トが行なわれるように構成されていることを特徴とする
   請求項４に記載の診断機能付き論理集積回路。