KR100313945B1 - 다단 인터럽트 제어 장치 - Google Patents

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Abstract

본 발명은 저장 수단을 이용하여 다단계로 외부에서 입력되는 인터럽트 신호를 처리할 수 있는 다단 인터럽트 제어 장치에 관한 것으로, 외부에서 입력되는 인터럽트 신호를 다단계로 입력하고 일시 저장하여 출력하는 복수개의 다단 인터럽트 입력 레지스터(multi-interrupt input register)들과, 상기 각 다단 인터럽트 입력 레지스터를 통해 입력되는 외부의 인터럽트 신호들을 입력하여 결정된 우선 순위로 인터럽트 신호를 처리하는 인터럽트 우선 순위 결정 회로부와, 상기 각 다단 인터럽트 입력 레지스터에서 출력되는 신호들을 각각 반전하고 반전된 신호들을 논리 곱 연산하여 각 다단 인터럽트 입력 레지스터로 피드백 시키는 논리 연산부를 포함하여 구성된 것이다.

Description

다단 인터럽트 제어 장치{Multi-interrupt controller}
본 발명은 외부의 인터럽트 신호(interrupt signal)를 처리하는 인터럽트 제어 장치에 관한 것으로, 저장 수단을 이용하여 다단계로 외부에서 입력되는 인터럽트 신호를 처리할 수 있는 다단 인터럽트 제어 장치에 관한 것이다.
종래의 인터럽트 제어 장치는 외부에서의 인터럽트 신호를 1단으로만 처리하도록 구성되어 있었다.
이와 같은 종래의 인터럽트 제어 장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 인터럽트 제어 장치의 구성도이다.
종래의 인터럽트 제어 장치는, 도 1과 같이, 외부에서 입력되는 복수개의 인터럽트 신호를 각각 일시 저장하여 출력하는 복수개의 인터럽트 입력 레지스터(interrupt input register)(1, 2, 3)들과, 상기 각 인터럽트 입력 레지스터(1, 2, 3)를 통해 입력되는 외부의 인터럽트 신호를 입력하여 우선 순위를 결정하여 인터럽트 신호를 처리하는 인터럽트 우선 순위 결정 회로부(4)로 구성된다.
여기서 각 인터럽트 입력 레지스터(1, 2, 3)는 외부에서 입력되는 인터럽트 신호와 최종적으로 인터럽트가 실행되었다는 승인 신호(AcceptINT0, AcceptINT1 또는 AcceptINTn)의 반전된 신호를 논리 연산하는 제 1 앤드 게이트(5)와, 외부에서 입력되는 클럭신호(CLK)와 피드백 신호의 반전 신호를 논리 연산하는 제 2 앤드 게이트(6)와, 상기 제 2 앤드 게이트(6)에서 출력되는 신호를 클럭신호로 하여 상기 제 1 앤드 게이트(5)에서 출력되는 신호를 일정 시간 지연시켜 상기 인터럽트 우선 순위 결정 회로부(4)에 출력함과 동시에 상기 제 2 앤드 게이트(6)에 피드백 신호를 출력하는 D 플립플롭부(7)로 구성된다.
여기서, 상기 D 플립플롭(7)은 외부의 리셋 신호(RESET)에 의해 리셋되도록 되어 있다.
이와 같이 구성되는 종래의 인터럽트 제어 장치의 동작은 다음과 같다.
종래의 인터럽트 제어 장치는 외부로부터 인터럽트 신호(EXTINT0, EXTINT1, EXTINT2), 클럭신호(CLK) 리세트 신호(RESET), 및 인터럽트 신호를 받아 들이는 부분으로부터 인터럽트가 실행되었음을 알리는 승인 신호(AcceptINT0, AcceptINT1, AcceptINT2)를 인터럽트 신호 입력 레지스터(1, 2, 3)들을 통해 입력한다.
따라서, 외부의 각 인터럽트 신호(EXTINT0, EXTINT1, EXTINT2)는 클럭신호(CLK)에 동기되어 각 인터럽트 신호 입력 레지스터(1, 2, 3)들을 통해 인터럽트 우선 순위 결정 회로부(4)에 입력된다. 인터럽트 신호 우선 순위 결정 회로부(4)는 입력된 인터럽트 신호 중에 우선 순위에 따라 인터럽트 발생 신호를 출력한다.
이와 같이 인터럽트 신호 우선 순위 결정 회로부(4)에서 인터럽트 신호가 발생되면 인터럽트 신호를 받아 들이는 해당 부분에서 승인 신호(AcceptINT0, AcceptINT1, AcceptINT2)가 '하이'로 인에이블시킨다.
이와 같이 승인 신호가 '하이'로 인에이블되면 각 인터럽트 입력 레지스터(1, 2, 3)의 제 1 앤드 게이트(5)가 외부에서 입력되는 인터럽트 신호에 관계 없이 '로우' 신호를 출력하므로 결국 D플립플롭(7)의 출력도 '로우'가 되므로 인터럽트 신호 우선 순위 결정 회로부(4)의 입력도 '로우'이고 상기 클럭신호(CLK)도 제 2 앤드 게이트(6)에 의해 인가되지 않으므로 외부의 인터럽트 신호가 입력되지 않는다.
이와 같은 종래의 인터럽트 제어 장치의 각 사이클 마다 동작을 표 1에 나타내었다.
사이클 1 2 3 4 5 6 7 8 9
EXTINT0 0 1 0 0 0 0 0 0 0
EXTINT1 0 1 0 0 0 0 0 0 0
EXTINT2 0 1 0 0 0 0 0 0 0
IFR0 0 0 1 1 0 0 0 0 0
IFR1 0 0 1 1 1 1 0 0 0
IFR2 0 0 1 1 1 1 1 1 0
AccepINT0 0 0 0 1 0 0 0 0 0
AccepINT1 0 0 0 0 0 1 0 0 0
AcceptINT2 0 0 0 0 0 0 0 1 0
상기 표 1에서 알수 있는 바와 같이 외부의 인터럽트 신호(EXTINT0, EXTINT1, EXTINT2)가 논리 '1'로 입력되면, 각 인터럽트 입력 레지스터(1, 2, 3)들은 각 IFR을 논리 '1'로 출력하게 된다.
그리고 만약 우선 순위가 EXTINT0, EXTINT1, EXTINT2 이다고 가정하면, 상기 인터럽트 우선 순위 결정 회로부(4)는 상기 순서대로 인터럽트 신호를 발생하고, 인터럽트 신호가 발생되면 해당 승인 신호가 논리 '1'이 되어 결국 해당 IFR을 논리 '0'으로 만든다.
이상에서 설명한 종래의 인터럽트 제어 장치에 있어서는 다음과 같은 문제점이 있었다.
종래의 인터럽트 제어 장치는 1단의 인터럽트 프래그 레지스터들만을 갖고 있기 때문에, 인터럽트 프래그 레지스터가 논리 '1'인 상태에서는 외부의 인터럽트가 재 입력되어도 다시 인터럽트 동작이 진행되지 않고 외부의 인터럽트 신호가 무시되어 다단계로 인터럽트를 발생할 수 없다.
즉, 도 2는 종래의 인터럽트 제어 장치의 각부 출력 파형도로써, 외부의 인터럽트 신호가 중복하여 입력되어도 나중에 입력되는 외부의 인터럽트 신호는 무시된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 다단계로 인터럽트가 발생될 수 있는 다단계 인터럽트 제어 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 인터럽트 제어 장치의 구성도
도 2는 종래의 인터럽트 제어 장치의 각부 출력 파형도
도 3는 본 발명 일 실시예의 다단 인터럽트 제어 장치의 구성도
도 4은 본 발명 일 실시예의 다단 인터럽트 제어 장치의 동작을 설명하기 위한 파형도
도면의 주요부분에 대한 부호의 설명
11, 12, 13 : 다단 인터럽트 입력 레지스터
14 : 인터럽트 우선 순위 결정 회로부
15, 16, 18 : 플립플롭 17, 20, 22, 24 : 앤드 게이트
19, 21, 23 : 오아 게이트
이와 같은 목적을 달성하기 위한 본 발명의 다단계 인터럽트 제어 장치는 외부에서 입력되는 인터럽트 신호를 다단계로 입력하고 일시 저장하여 출력하는 복수개의 다단 인터럽트 입력 레지스터(multi-interrupt input register)들과, 상기 각 다단 인터럽트 입력 레지스터를 통해 입력되는 외부의 인터럽트 신호들을 입력하여 결정된 우선 순위로 인터럽트 신호를 처리하는 인터럽트 우선 순위 결정 회로부와, 상기 각 다단 인터럽트 입력 레지스터에서 출력되는 신호들을 각각 반전하고 반전된 신호들을 논리 곱 연산하여 각 다단 인터럽트 입력 레지스터로 피드백 시키는 논리 연산부를 포함하여 구성됨에 그 특징이 있다.
상기와 같은 본 발명의 다단계 인터럽트 제어 장치를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 3는 본 발명 일 실시예의 다단계 인터럽트 제어 장치의 구성도이다.
본 발명의 다단계 인터럽트 제어 장치는, 도 3와 같이, 외부에서 입력되는인터럽트 신호를 다단계로 입력하고 일시 저장하여 출력하는 복수개의 다단 인터럽트 입력 레지스터(multi-interrupt input register)(11, 12, 13)들과, 상기 각 다단 인터럽트 입력 레지스터(11, 12, 13)를 통해 입력되는 외부의 인터럽트 신호를 다단계로 입력하여 우선 순위를 결정하여 인터럽트 신호를 처리하는 인터럽트 우선 순위 결정 회로부(14)와, 상기 각 다단 인터럽트 입력 레지스터(11, 12, 13)에서 출력되는 신호들을 각각 반전하고 반전된 신호들을 논리 곱 연산하여 각 인터럽트 입력 레지스터(11, 12, 13)로 피드백 시키는 논리 연산부(30)를 포함하여 구성된다.
여기서, 각 다단 인터럽트 입력 레지스터(11, 22, 33)의 구성은 다음과 같다.
즉, 외부에서 입력되는 인터럽트 신호를 일시 저장하여 출력하는 제 1 플립플롭(15)과, 상기 제 1 플립플롭(15)에서 출력되는 신호를 일시 저장하여 출력하는 제 2 플립플롭(16)과, 해당 승인 신호의 반전된 신호와 상기 제 2 플립플롭(16)에서 출력되는 신호를 논리 연산하여 출력하는 제 1 앤드 게이트(AND gate)(17)와, 상기 제 1 앤드 게이트(17)에서 출력되는 신호를 일시 저장하여 상기 인터럽트 우선 순위 결정 회로부(14) 및 상기 논리 연산부(30)에 출력하는 제 3 플립플롭(18)과, 상기 제 1, 제 2 플립플롭(15, 16) 및 논리 연산부(30)에서 출력되는 신호들의 반전된 신호들을 논리 연산하여 출력하는 제 1 오아 게이트(OR gate)(19)와, 상기 제 1 오아 게이트(19)의 출력 신호와 외부에서 인가되는 클럭신호(CLK)를 논리 연산하여 상기 제 1 플립플롭(15)의 클럭단에 인가하는 제 2 앤드 게이트(20)와, 상기 제 2 플립플롭(16) 및 논리 연산부(30)에서 출력되는 신호들의 반전된 신호들을 논리 연산하여 출력하는 제 2 오아 게이트(21)와, 상기 제 2 오아 게이트(21)의 출력신호와 상기 클럭신호(CLK)를 논리 연산하여 상기 제 2 플립플롭(16)의 클럭단에 인가하는 제 3 앤드 게이트(22)와, 상기 승인 신호(AcceptINT0)와 상기 논리 연산부(30)에서 출력되는 신호를 논리 연산하여 출력하는 제 3 오아 게이트(23)와, 상기 외부의 클럭신호(CLK)와 상기 제 3 오아 게이트(23)의 출력신호를 논리 연산하여 상기 제 3 플립플롭(18)의 클럭단에 인가하는 제 4 앤드 게이트(24)를 구비하여 구성된다.
본 발명 일 실시예인 도 3에서는 각 다단 인터럽트 입력 레지스터(11, 12, 13)를 3개 나타내었고, 각 다단 인터럽트 레지스터가 3단의 인터럽트 신호를 입력 받을 수 있는 것을 도시하였다. 하지만, 상기와 같은 방법으로 원하는 수 만큼의 다단 인터럽트 레지스터를 설치할 수 있고, 원하는 수 만큼의 단계를 갖는 인터럽트 입력 레지스터를 설치할 수 있다.
이와 같이 구성되는 본 발명의 다단 인터럽트 제어 장치의 동작은 다음과 같다.
도 4는 본 발명 일 실시예의 다단 인터럽트 제어 장치의 각부 출력 파형을 나타낸 것이다.
먼저, 리세트 신호(RESET) 신호가 인가되면 모든 다단 인터럽트 레지스터(11, 12, 13)들의 각 플립플롭(15, 16, 18)은 초기화 되어 논리 '0'가 된다.
그리고, 외부에서 인터럽트 신호(EXTINT0, EXTINT1, EXTINT2)가 논리 '1'로 입력되면, 각 다단 인터럽트 입력 레지스터(11, 12, 13)는 한 사이클 마다 제 1, 제 2, 제 3 플립플롭에서 논리 '1'을 출력하여 인터럽트 우선 순위 결정 회로부(14)에 논리 '1'을 입력한다.
인터럽트 우선 순위 결정 회로부(14)는 제 1, 제 2, 제 3 다단 인터럽트 입력 레지스터(11, 12, 13)에 의해 각 외부 인터럽트 신호(IFR0, IFR1, IFR2)가 동시에 인가되어도, 우선 순위 결정 순서에 따라 인터럽트 신호를 발생한다.
만약 인터럽트 우선 순위가 IFR0 > IFR1 > IFR2 이다고 가정하면, IFR0 인터럽트 신호가 발생되어 인터럽트 신호를 받는 부분에서 승인 신호(AcceptINT0)를 논리 '1'로 출력한다.
이 때, 승인 신호(AcceptINT0)가 논리 '1'로 출력되면, 제 1 앤드 게이트(17)에 의해 제 3 플립플롭(18)의 입력단이 '0'가 되고 다음 사이클에서 IFR0가 논리 '0'이 된다.
이와 같이, 첫 번째의 외부 인터럽트 신호가 인터럽트 우선 순위 결정 회로부(14)에 의해 출력되면 바로 승인 신호에 의해 상술한 바와 같이 제 3 플립플롭(18)이 논리 '0'을 유지하게 되므로, 만약, 외부의 인터럽트 신호(EXTINT0)가 연속해서 논리 '1'의 상태를 2번 반복하더라도, 제 2, 제 3 플립플롭에 의해 논리 '1'이 유지되어 다시 인터럽트 신호가 발생된다.
이와 같은 동작을 쉽게 설명하기 위하여 하나의 외부 장치에서 외부 인터럽트 신호가 2번 발생되었을 경우를 표 2에 나타내었다.
1 2 3 4 5 6 7 8 9 10 11
EXTINT0 0 1 0 1 0 0 0 0 0 0 0
A 0 0 1 0 1 0 0 0 0 0 0
B 0 0 0 1 0 1 1 1 0 0 0
C 0 0 0 0 1 1 1 0 1 1 0
interrupt 발생 0 0 0 0 1 1 1 0 1 1 0
AcceptINt0 0 0 0 0 0 0 1 0 0 1 0
상기 표 2에서 클럭 사이클 2와 4에서 발생한 외부 인터럽트 신호(EXTINT0)는 각각 클럭 사이클 7과 10에서 인터럽트로 받아들여 지는 것을 나타내고 있다.
만약 본 발명과 같은 다단 인터럽트 입력 레지스터가 아니다면, 클럭 사이클 4에서 입력된 외부 인터럽트 신호는 무시될 것이다.
또한, 상기 표 2는 제 1 인터럽트 입력 레지스터(11)에서의 동작을 설명한 것이고, 제 1, 제 2, 제 3 다단 인터럽트 입력 레지스터에서 동시에 인터럽트 신호가 입력된다고 가정하면 도 4와 같다.
도 4에서도 마찬가지로 동시에 제 1, 제 2, 제 3 다단 인터럽트 입력 레지스터를 통해 동시에 인터럽트 신호가 발생되면 우선 순위에 따라 인터럽트 신호를 발생하고, 하나의 외부 장치에서 계속 2번의 인터럽트 신호가 입력되더라도 각 다단 인터럽트 입력 레지스터에서 연속된 인터럽트 신호를 일시 저장하여 인터럽트 우선 순위 결정 회로부에 입력시키므로, 인터럽트 신호가 다단계로 처리된다.
이상에서 설명한 바와 같은 본 발명의 다단 인터럽트 제어 장치에 있어서는 다음과 같은 효과가 있다.
본 발명의 다단 인터럽트 제어 장치는, 승인 신호에 관계없이 외부의 인터럽트 신호를 받아 들일 수 있으므로, 외부 인터럽트 발생에 시간적인 자유도를 늘릴 수 있다.

Claims (4)

  1. 외부에서 입력되는 인터럽트 신호를 다단계로 입력하고 일시 저장하여 출력하는 복수개의 다단 인터럽트 입력 레지스터(multi-interrupt input register)들과,
    상기 각 다단 인터럽트 입력 레지스터를 통해 입력되는 외부의 인터럽트 신호들을 입력하여 결정된 우선 순위로 인터럽트 신호를 처리하는 인터럽트 우선 순위 결정 회로부와,
    상기 각 다단 인터럽트 입력 레지스터에서 출력되는 신호들을 각각 반전하고 반전된 신호들을 논리 곱 연산하여 각 다단 인터럽트 입력 레지스터로 피드백 시키는 논리 연산부를 포함하여 구성됨을 특징으로 하는 다단 인터럽트 제어 장치.
  2. 제 1 항에 있어서,
    상기 각 다단 인터럽트 입력 레지스터는 외부에서 입력되는 인터럽트 신호를 일시 저장하여 출력하는 제 1 플립플롭과,
    상기 제 1 플립플롭에서 출력되는 신호를 일시 저장하여 출력하는 제 2 플립플롭과,
    해당 승인 신호의 반전된 신호와 상기 제 2 플립플롭에서 출력되는 신호를 논리 연산하여 출력하는 제 1 앤드 게이트와,
    상기 제 1 앤드 게이트에서 출력되는 신호를 일시 저장하여 상기 인터럽트우선 순위 결정 회로부 및 상기 논리 연산부에 출력하는 제 3 플립플롭과,
    상기 제 1, 제 2 플립플롭 및 논리 연산부에서 출력되는 신호들의 반전된 신호들을 논리 연산하여 출력하는 제 1 오아 게이트와,
    상기 제 1 오아 게이트의 출력 신호와 외부에서 인가되는 클럭신호(CLK)를 논리 연산하여 상기 제 1 플립플롭의 클럭단에 인가하는 제 2 앤드 게이트와,
    상기 제 2 플립플롭 및 논리 연산부에서 출력되는 신호들의 반전된 신호들을 논리 연산하여 출력하는 제 2 오아 게이트와,
    상기 제 2 오아 게이트의 출력신호와 상기 클럭신호를 논리 연산하여 상기 제 2 플립플롭의 클럭단에 인가하는 제 3 앤드 게이트와,
    상기 승인 신호와 상기 논리 연산부에서 출력되는 신호를 논리 연산하여 출력하는 제 3 오아 게이트와,
    상기 외부의 클럭신호(CLK)와 상기 제 3 오아 게이트의 출력신호를 논리 연산하여 상기 제 3 플립플롭의 클럭단에 인가하는 제 4 앤드 게이트를 구비하여 구성됨을 특징으로 하는 다단 인터럽트 제어 장치.
  3. 제 2 항에 있어서,
    플립플롭 및 논리 게이트의 구성은 하나의 외부 블록에서 인터럽트 입력을 원하는 수에 상응한 개수로 구성함을 특징으로하는 다단 인터럽트 제어 장치.
  4. 제 1 항에 있어서,
    논리 연산부는 앤드 게이트로 구성됨을 특징으로 하는 다단 인터럽트 제어 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10063936A1 (de) * 2000-12-20 2002-06-27 Thomson Brandt Gmbh Interrupt Controller für einen Mikroprozessor
JP2004157730A (ja) * 2002-11-06 2004-06-03 Renesas Technology Corp マイクロコンピュータ
KR100817047B1 (ko) * 2004-02-27 2008-03-26 삼성전자주식회사 인터럽트 컨트롤러
JP6056576B2 (ja) * 2013-03-18 2017-01-11 富士通株式会社 割り込み要因を特定する方法及び装置
US9665509B2 (en) * 2014-08-20 2017-05-30 Xilinx, Inc. Mechanism for inter-processor interrupts in a heterogeneous multiprocessor system
CN111359232B (zh) * 2020-03-11 2021-09-14 上海电子信息职业技术学院 一种智能模型车

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4636944A (en) * 1984-01-17 1987-01-13 Concurrent Computer Corporation Multi-level priority micro-interrupt controller
KR940002711A (ko) * 1992-07-31 1994-02-19 정용문 인터럽트 처리장치 및 그 방법
JPH08185328A (ja) * 1994-12-28 1996-07-16 Yokogawa Electric Corp 割り込み制御装置
JPH0926885A (ja) * 1995-05-12 1997-01-28 Sgs Thomson Microelectron Ltd マイクロプロセッサに対する多重優先度割込み要求のための制御回路および制御方法
KR19980043590A (ko) * 1996-12-04 1998-09-05 양승택 지능적 우선순위 결정 방식의 다중 인터럽트 제어기 및 그 제어 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4498136A (en) * 1982-12-15 1985-02-05 Ibm Corporation Interrupt processor
US4805096A (en) * 1987-03-06 1989-02-14 Eta Systems, Inc. Interrupt system
US5218703A (en) * 1988-07-07 1993-06-08 Siemens Aktiengesellschaft Circuit configuration and method for priority selection of interrupts for a microprocessor
KR950014373B1 (ko) * 1990-11-02 1995-11-25 니뽄 덴끼 가부시끼 가이샤 인터럽트 제어기
US5410710A (en) * 1990-12-21 1995-04-25 Intel Corporation Multiprocessor programmable interrupt controller system adapted to functional redundancy checking processor systems
US5717932A (en) * 1994-11-04 1998-02-10 Texas Instruments Incorporated Data transfer interrupt pacing
US5943507A (en) * 1994-12-22 1999-08-24 Texas Instruments Incorporated Interrupt routing circuits, systems and methods
US5905897A (en) * 1997-03-20 1999-05-18 Industrial Technology Research Institute Method and apparatus for selecting a nonblocked interrupt request

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4636944A (en) * 1984-01-17 1987-01-13 Concurrent Computer Corporation Multi-level priority micro-interrupt controller
KR940002711A (ko) * 1992-07-31 1994-02-19 정용문 인터럽트 처리장치 및 그 방법
JPH08185328A (ja) * 1994-12-28 1996-07-16 Yokogawa Electric Corp 割り込み制御装置
JPH0926885A (ja) * 1995-05-12 1997-01-28 Sgs Thomson Microelectron Ltd マイクロプロセッサに対する多重優先度割込み要求のための制御回路および制御方法
KR19980043590A (ko) * 1996-12-04 1998-09-05 양승택 지능적 우선순위 결정 방식의 다중 인터럽트 제어기 및 그 제어 방법

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