KR100267767B1 - 인터럽트 발생 장치 - Google Patents

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Abstract

본 발명은 인터럽트 소스를 프로그램화하기 위한 인터럽트 발생 장치에 관한 것이다.
본 발명의 인터럽트 발생 장치는 제 1 D플립플럽으로 구성되며 인터럽트 인에이블 데이타와 인터럽트 요청신호 데이타를 각각 출력하는 인터럽트 인에이블 레지스터와 인터럽트 요청신호 레지스터, 상기 인터럽트 인에이블 데이타와 인터럽트 요청신호 데이타를 입력 받는 제 1 AND 게이트와, 제 2 D플립플럽으로 구성되며 플래그 데이타를 출력하는 인터럽트 플래그 레지스터로 구성되어 인터럽트 소스와 같은 개수로 형성되는 입력 제어 부와, 상기 입력 제어 부의 출력 데이타를 입력 받아 우선 순위를 결정하고 최종 인터럽트를 발생하며 조합기와 상기 인터럽트 소스와 같은 개수로 형성되는 IPR을 포함하여 구성되는 인터럽트 우선순위 결정 부를 포함하여 구성됨을 특징으로 한다.

Description

인터럽트 발생 장치
본 발명은 인터럽트 발생 장치에 관한 것으로, 특히 인터럽트 소스를 프로그램화하는 인터럽트 발생 장치에 관한 것이다.
종래의 인터럽트 발생 장치는 도 1에서와 같이, 다수 개의 인터럽트 소스(Source)를 입력 받는 입력 제어 부(11), 상기 입력 제어 부(11)의 출력 데이타를 입력 받는 인터럽트 우선순위 결정부(14)와, MCU버스(15)로 구성된다.
여기서, 상기 입력 제어 부(11)는 인터럽트 인에이블(Enable)(12)과 인터럽트 요청신호 발생기(13)로 구성된다.
이때, 상기 인터럽트 요청신호 발생기(13)는 상기 인터럽트 소스로 부터 신호가 입력되면 인터럽트 요청신호를 발생하여 상기 MCU버스(15)에 출력하고 입력되는 상기 인터럽트 소스에 해당하는 인터럽트 발생 정보비트를 세팅한다.
한편 상기 인터럽트 인에이블(12)은 상기 인터럽트 요청신호 발생기(13)에 세팅된 인터럽트 발생 정보비트의 사용 유, 무를 선택한다.
여기서, 상기 인터럽트 요청이란, 어떠한 주변장치가 CPU 즉, MCU로 보내는 인터럽트 요청신호로서 상기 인터럽트 요청이 발생하면 상기 MCU는 인터럽트 순위에 따라 처리한 것인지 아니면 무시할 것인지를 결정한다.
또한 상기 인터럽트 우선순위 결정부(14)는 상기 입력 제어 부(11)에서 출력하는 다수 개의 출력신호들을 입력하여 우선 순위를 결정하고 벡터 어드레스(Vector Address)를 생성시키며 INTACK(Interrupt Acknowledge)을 출력시킨다.
상기 기술한 바와 같이 구성된 종래의 인터럽트 발생 장치의 동작 설명은 다음과 같다.
종래의 인터럽트 발생 장치는 상기 하나의 인터럽트 요청 신호가 발생되면 해당하는 인터럽트 소스를 인터럽트 서비스 루틴으로 점프시키고, 상기 다수 개의 인터럽트 요청 신호가 발생되면 가장 빠른 인터럽트 소스를 상기 인터럽트 서비스 루틴으로 점프시킨다.
즉 다수 개의 인터럽트 요청 신호가 발생된 경우, 상기 다수 개의 인터럽트 소스가 상기 인터럽트 요청신호 발생기(13)에 입력되어 인터럽트 발생 정보비트로 세팅된다.
또한 상기 인터럽트 요청신호 발생기(13)는 동시에 상기 MCU버스(15)에 인터럽트 요청신호를 발생시킨다.
그래서 상기 MCU버스(15)를 통해 상기 인터럽트 인에이블(12)에 상기 각 인터럽트에 해당하는 인에이블 비트중에서 인터럽트를 사용하고자 하는 비트만 세팅시키면 상기 인터럽트 요청신호 발생기(13)는 인터럽트 발생 정보비트가 세트됨과 동시에 인터럽트를 발생하는 것이다.
상기 입력 제어 부(11)에서 출력하는 다수 개의 인터럽트 신호가 상기 인터럽트 우선순위 결정부(14)로 입력되면 상기 인터럽트 우선순위 결정부(14)는 상기 MCU버스(15)를 통해 MCU에 세트된 인터럽트 신호를 우선순위로 하여 최종 인터럽트를 발생한다.
그러나 종래의 인터럽트 발생 장치는 인터럽트 소스가 하드웨어(H/W)에 고정되어 있으므로, 상기 인터럽트 소스를 새로 추가하기 위해서 상기 하드웨어 자체를 수정하여야 한다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 인터럽트 소스를 프로그램화하는 인터럽트 발생 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 인터럽트 발생 장치를 나타낸 블록도
도 2는 본 발명의 실시예에 따른 인터럽트 발생 장치를 나타낸 블록도
도 3은 본 발명의 실시예에 따른 인터럽트 발생 장치의 입력 제어 부를 나타낸 블록도
도 4는 본 발명의 실시예에 따른 인터럽트 발생 장치의 제 1 D플립플럽을 나타낸 블록도
도 5는 본 발명의 실시예에 따른 인터럽트 발생 장치의 제 2 D플립플럽을 나타낸 블록도
도 6은 본 발명의 실시예에 따른 인터럽트 발생 장치의 인터럽트 우선순위 결정부를 나타낸 블록도
도면의 주요부분에 대한 부호의 설명
31: 입력 제어 부 32: 우선순위 결정 부
33: MCU버스 34: 인터럽트 인에이블 레지스터
35: 인터럽트 요청신호 레지스터 36: 제 1 D플립플럽
37: 제 1 AND 게이트 38: 인터럽트 플래그 레지스터
39: 제 2 D플립플럽 40: 제 2 AND 게이트
41: 제 3 AND 게이트 42: 제 4 AND 게이트
43: IPR 44: 조합기
45: 디코더 46: 어드레스 발생기
본 발명의 인터럽트 발생 장치는 제 1 D플립플럽으로 구성되며 인터럽트 인에이블 데이타와 인터럽트 요청신호 데이타를 각각 출력하는 인터럽트 인에이블 레지스터와 인터럽트 요청신호 레지스터, 상기 인터럽트 인에이블 데이타와 인터럽트 요청신호 데이타를 입력 받는 제 1 AND 게이트와, 제 2 D플립플럽으로 구성되며 플래그 데이타를 출력하는 인터럽트 플래그 레지스터로 구성되어 인터럽트 소스와 같은 개수로 형성되는 입력 제어 부와, 상기 입력 제어 부의 출력 데이타를 입력 받아 우선 순위를 결정하고 최종 인터럽트를 발생하며 조합기와 상기 인터럽트 소스와 같은 개수로 형성되는 IPR을 포함하여 구성되는 인터럽트 우선순위 결정 부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 인터럽트 발생 장치의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 인터럽트 발생 장치를 나타낸 블록도이고, 도 3은 본 발명의 실시예에 따른 인터럽트 발생 장치의 입력 제어 부를 나타낸 블록도이다.
그리고 도 4는 본 발명의 실시예에 따른 인터럽트 발생 장치의 제 1 D플립플럽을 나타낸 블록도이고, 도 5는 본 발명의 실시예에 따른 인터럽트 발생 장치의 제 2 D플립플럽을 나타낸 블록도이며, 도 6은 본 발명의 실시예에 따른 인터럽트 발생 장치의 인터럽트 우선순위 결정부를 나타낸 블록도이다.
본 발명의 실시예에 따른 인터럽트 발생 장치는 도 2에서와 같이, 인터럽트 소스를 프로그램화하는 다수 개의 입력 제어 부(31), 상기 입력 제어 부(31)의 출력 데이타를 입력 받는 인터럽트 우선순위 결정 부(32)와, MCU버스(33)로 구성된다.
여기서, 상기 입력 제어 부(31)는 도 3과 도 4 그리고 도5에서와 같이, 제 1 D플립플럽(Flip Flop)(36)으로 구성되며 각각 인터럽트 인에이블 데이타와 인터럽트 요청신호 데이타를 출력하는 인터럽트 인에이블 레지스터(Register)(34)와 인터럽트 요청신호 레지스터(35) 그리고, 상기 인터럽트 인에이블 데이타와 인터럽트 요청신호 데이타를 입력 받는 제 1 AND(AND) 게이트(37)와, 상기 제 1 AND 게이트(37)의 출력 데이타를 입력단자에 입력 받는 제 2 D플립플럽(39)으로 구성되며 플래그(FLAG) 데이타를 출력하는 인터럽트 플래그 레지스터(Interrupt Flag Register)(38)로 구성된다.
이때, 상기 제 1 D플립플럽(36)의 입력은 도 3과 도 4에서와 같이, 리셋(Reset)신호와 데이타 버스(Data Bus)를 입력 받는 제 2 AND 게이트(40), 상기 제 2 AND 게이트(40)의 출력 데이타를 입력 받는 리셋단자, 상기 데이타 버스를 입력 받는 셋(set)단자, 그라운드와 연결된 입력단자와, 어드레스 버스와 쓰기신호를 입력 받는 제 3 AND 게이트(41), 상기 제 3 AND 게이트(41)의 출력 데이타를 입력 받는 클럭펄스(Clock Puls)로 구성된다.
또한, 상기 제 2 D플립플럽(39)의 입력은 도 3과 도 5에서와 같이, 상기 리셋신호를 입력 받는 리셋단자, 인버터를 통하여 반전된 상기 리셋신호를 입력 받는 셋단자와, 어드레스 버스와 쓰기신호를 입력 받는 제 4 AND 게이트(42), 상기 제 4 AND 게이트(42)의 출력 데이타를 입력 받는 클럭펄스 그리고 상기 기술한 바와 같이 상기 제 1 AND 게이트(37)의 출력 데이타를 입력 받는 입력단자로 구성된다.
그리고, 상기 인터럽트 우선순위 결정부(32)는 도 6에서와 같이, 상기 제 1 D플립플럽(36)으로 구성된 복수 개의 IPR(Interrupt Priority Register)(43), 상기 복수 개의 IPR(43)의 출력 데이타를 입력 받는 조합기(44), 상기 조합기(44)의 출력 데이타와 상기 입력 제어 부(31)의 플래그 데이타를 입력 받아 INTACK와 벡터 어드레스를 각각 출력하는 디코더(Decoder)(45)와 어드레스 발생기(Address Generation)(46)로 구성된다.
상기 기술한 바와 같이 구성된 본 발명의 실시예에 따른 인터럽트 발생 장치의 동작 설명은 다음과 같다.
먼저, 상기 입력 제어 부(31)는 상기 리셋신호가 로우(Low)이면 상기 인에이블 데이타와 인터럽트 요청신호 데이타 그리고 플래그 데이타가 로우이며, 상기 입력 제어 부(31)의 각 클럭펄스는 상기 어드레스 버스와 쓰기신호가 모두 하이일 경우에만 로우에서 하이로 된다.
그리고, 인터럽트 인에이블 레지스터(34)의 데이타 버스값이 하이가 되어 상기 인터럽트 인에이블 레지스터(34)의 셋단자와 리셋단자값의 하이로 상기 인에이블 데이타가 하이가 된다.
이때, 인터럽트 소스가 상기 인터럽트 요청신호 레지스터(35)의 데이타 버스값에 따라 결정된다.
즉, 상기 인에이블 데이타와 인터럽트 요청신호 데이타가 모두 하이일 때만 상기 인터럽트 플래그 레지스터(38)에서 하이의 플래그 데이타를 출력시킨다.
여기서, 상기 플래그 데이타가 하이란, 인터럽트가 걸렸다는 의미이다.
또한, 상기 입력 제어 부(31)는 동시에 상기 MCU버스(33)에 인터럽트 요청신호를 발생시킨다.
상기 인터럽트 소스와 대응하여 상기 입력 제어 부(31)가 형성된다. 즉, 상기 인터럽트 소스와 동일한 개수로 상기 입력 제어 부(31)가 형성된다.
그리고, 상기 인터럽트 우선순위 결정 부(32)는 상기 조합기(44)에 입력된 다수 개의 상기 IPR(43)의 데이타 버스값에 따라 인터럽트의 우선순위를 결정할 수 있다.
이때, 상기 IPR(43)은 상기 인터럽트 소스와 대응하여 형성된다. 즉, 상기 인터럽트 소스와 동일한 개수로 상기 IPR(43)이 형성된다.
상기 디코더(45)는 상기 결정된 인터럽트의 우선순위로 상기 다수 개의 플래그 데이타중 가장 빠른 인터럽트의 우선순위를 디코딩(Decoding)하여 INTACK을 발생한다.
본 발명의 인터럽트 발생기는 인터럽트 인에이블 레지스터, 인터럽트 요청신호 레지스터, 제 1 AND 게이트와, 인터럽트 플래그 레지스터로 구성된 입력 제어 부가 인터럽트 소스와 같은 개수로 형성되고, 인터럽트 우선순위 결정부를 조합기, 디코더, 어드레스 발생기와, 상기 인터럽트 소스와 같은 개수로 형성되는 IPR로 구성하므로 상기 인터럽트 소스를 프로그램화 하여 상기 인터럽트 소스를 간편하게 생성한다는 효과가 있다.

Claims (4)

  1. 제 1 D플립플럽으로 구성되며 인터럽트 인에이블 데이타와 인터럽트 요청신호 데이타를 각각 출력하는 인터럽트 인에이블 레지스터와 인터럽트 요청신호 레지스터, 상기 인터럽트 인에이블 데이타와 인터럽트 요청신호 데이타를 입력 받는 제 1 AND 게이트와, 제 2 D플립플럽으로 구성되며 플래그 데이타를 출력하는 인터럽트 플래그 레지스터로 구성되어 인터럽트 소스와 같은 개수로 형성되는 입력 제어 부;
    상기 입력 제어 부의 출력 데이타를 입력 받아 우선 순위를 결정하고 최종 인터럽트를 발생하며 조합기와 상기 인터럽트 소스와 같은 개수로 형성되는 IPR을 포함하여 구성되는 인터럽트 우선순위 결정 부를 포함하여 구성됨을 특징으로 하는 인터럽트 발생 장치.
  2. 상기 제 1 항에 있어서,
    상기 제 1 D플립플럽의 입력은 리셋신호와 데이타 버스를 입력 받는 제 2 AND 게이트, 상기 제 2 AND 게이트의 출력 데이타를 입력 받는 리셋단자, 상기 데이타 버스를 입력 받는 셋단자, 그라운드와 연결된 입력단자, 어드레스 버스와 쓰기신호를 입력 받는 제 3 AND 게이트와, 상기 제 3 AND 게이트의 출력 데이타를 입력 받는 클럭펄스로 구성됨을 특징으로 하는 인터럽트 발생 장치.
  3. 상기 제 1 항에 있어서,
    상기 제 2 D플립플럽의 입력은 상기 리셋신호를 입력 받는 리셋단자, 인버터를 통하여 반전된 상기 리셋신호를 입력 받는 셋단자, 어드레스 버스와 쓰기신호를 입력 받는 제 4 AND 게이트, 상기 제 4 AND 게이트의 출력 데이타를 입력 받는 클럭펄스와, 상기 제 1 AND 게이트의 출력 데이타를 입력 받는 입력단자로 구성됨을 특징으로 하는 인터럽트 발생 장치.
  4. 상기 제 1 항에 있어서,
    상기 인터럽트 우선순위 결정부는 제 1 D플립플럽으로 구성된 복수 개의 IPR, 상기 복수 개의 IPR의 출력 데이타를 입력 받는 조합기, 상기 조합기의 출력 데이타와 상기 입력 제어 부의 출력 데이타를 입력 받아 INTACK와 벡터 어드레스를 각각 출력하는 디코더와 어드레스 발생기로 구성됨을 특징으로 하는 인터럽트 발생 장치.
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