JPS63229530A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPS63229530A JPS63229530A JP6472087A JP6472087A JPS63229530A JP S63229530 A JPS63229530 A JP S63229530A JP 6472087 A JP6472087 A JP 6472087A JP 6472087 A JP6472087 A JP 6472087A JP S63229530 A JPS63229530 A JP S63229530A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- priority
- interruption
- setting
- factor
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
計算機への割込み制御において、所要のデータを設定し
て割込みの優先順位を指示することによって、割込み要
因の優先順位を任意に変更することができる。
て割込みの優先順位を指示することによって、割込み要
因の優先順位を任意に変更することができる。
本発明は、計算機の割込み制御方式に係り、特に、割込
みの優先順位を決定する割込み制御方式近年、計算機シ
ステムの応用範囲が拡大し、またリアルタイム処理が要
求されるに伴って、処理装置内部又は外部の要因によっ
て、現在行っている処理を中断して、夫々の要因に対応
した別の処理を行う割込み処理が益々重要となり、また
応用分野によって割込み要因の種類、及びその優先順位
も多種多様となっている。従って、割込み要因の優先順
位を任意に設定、変更できる割込み制御方式が望まれて
いる。
みの優先順位を決定する割込み制御方式近年、計算機シ
ステムの応用範囲が拡大し、またリアルタイム処理が要
求されるに伴って、処理装置内部又は外部の要因によっ
て、現在行っている処理を中断して、夫々の要因に対応
した別の処理を行う割込み処理が益々重要となり、また
応用分野によって割込み要因の種類、及びその優先順位
も多種多様となっている。従って、割込み要因の優先順
位を任意に設定、変更できる割込み制御方式が望まれて
いる。
第３図は従来例のブロック図である。全図を通じて同一
符号は同一対象物を示す。図は８ビツト処理装置（以下
ＣＰＵＩＩという）に入力される、１６種の割込み要因
の優先順位を決定する割込み制御回路例である。
符号は同一対象物を示す。図は８ビツト処理装置（以下
ＣＰＵＩＩという）に入力される、１６種の割込み要因
の優先順位を決定する割込み制御回路例である。
図において、ラッチ回路３は、外部からの割込み要因（
Ｉ ＲＱＯ〜１６）をセットして、ＣＰＵＩＩの回路動
作に同期させる機能を有する。
Ｉ ＲＱＯ〜１６）をセットして、ＣＰＵＩＩの回路動
作に同期させる機能を有する。
マスクレジスタ４は、割込み要因に対応する１６ビツト
のレジスタであって、プログラムによって所要のビット
を０にセットすることによって、対応する割込み要因に
よる割込みを禁止（以下マスクという）し、１にセット
することによって、対応する割込み要因による割込みを
許可する機能を有する。
のレジスタであって、プログラムによって所要のビット
を０にセットすることによって、対応する割込み要因に
よる割込みを禁止（以下マスクという）し、１にセット
することによって、対応する割込み要因による割込みを
許可する機能を有する。
ＡＮＤ回路５は、ランチ回路３の割込み要因とマスクレ
ジスタ４のマスクビットをビット対応で論理積を取るこ
とによって、０にセットされたマスクビットに対応する
割込み要因をマスクする機能を有する。
ジスタ４のマスクビットをビット対応で論理積を取るこ
とによって、０にセットされたマスクビットに対応する
割込み要因をマスクする機能を有する。
優先順位回路６は、予め定められた優先順位に従って、
ＡＮＤ回路５からの割込み許可された要因の中から優先
度が最も高い割込み要因を４ビツトにコード化して出力
する機能を有する。
ＡＮＤ回路５からの割込み許可された要因の中から優先
度が最も高い割込み要因を４ビツトにコード化して出力
する機能を有する。
割込み要求回路７は、計算機システムの主記憶装置に設
けられたハードウェア制御用領域にアドレスを割当られ
たレジスタを含む回路であって、優先゛順位回路６から
の出力をセットして、ＣＰＵ１１に対して割込み要求信
号ＩＲＱを出力すると共に、リード系命令によりアドレ
ス指定された時、レジスタの内容をデータバスに出力す
ることによって、最も優先度の高い割込み要因を出力す
る機能を有する。
けられたハードウェア制御用領域にアドレスを割当られ
たレジスタを含む回路であって、優先゛順位回路６から
の出力をセットして、ＣＰＵ１１に対して割込み要求信
号ＩＲＱを出力すると共に、リード系命令によりアドレ
ス指定された時、レジスタの内容をデータバスに出力す
ることによって、最も優先度の高い割込み要因を出力す
る機能を有する。
割込み処理部１２ａは、ＣＰＵＩＩと共同して割込み動
作を行い、割込み要求回路７によって指定された最も優
先度の高い割込み要因を読取って、所要の割込み処理を
遂行する機能を有する。
作を行い、割込み要求回路７によって指定された最も優
先度の高い割込み要因を読取って、所要の割込み処理を
遂行する機能を有する。
従って、優先順位回路６において、予め定められた優先
順位に従って、割込み要因の優先順位が決定されるよう
に構成されている。
順位に従って、割込み要因の優先順位が決定されるよう
に構成されている。
上記のように従来方法によると、割込み許可された、複
数の割込み要因が同時に発生した時、優先順位回路６に
よって予め定められた優先順位に従って、最も優先度の
高い要因が選択されて割込み処理が行われるので、割込
み要因の優先順位をシステムに応じて変更することがで
きないという問題点がある。
数の割込み要因が同時に発生した時、優先順位回路６に
よって予め定められた優先順位に従って、最も優先度の
高い要因が選択されて割込み処理が行われるので、割込
み要因の優先順位をシステムに応じて変更することがで
きないという問題点がある。
第１図は本発明の原理ブロック図を示す。
図において、１は割込み要因に対して優先順位が任意に
設定される設定手段、 ２は複数の割込み要因が同時に発生した時に、設定手段
ｌの設定に基いて、優先する割込み要因を選択する選択
手段である。
設定される設定手段、 ２は複数の割込み要因が同時に発生した時に、設定手段
ｌの設定に基いて、優先する割込み要因を選択する選択
手段である。
従って、設定手段ｌの設定に基いて、優先する割込み要
因を選択するように構成されている。
因を選択するように構成されている。
本発明によれば、選択手段２は、設定手段１の設定に基
いて、最も優先度の高い割込み要因を選択するので、設
定手段１の設定を変更することによって、任意に割込み
要因の優先順位を変更することができ、広範な応用分野
に柔軟に対処することができる。
いて、最も優先度の高い割込み要因を選択するので、設
定手段１の設定を変更することによって、任意に割込み
要因の優先順位を変更することができ、広範な応用分野
に柔軟に対処することができる。
以下、本発明の実施例を第２図によって説明する。全図
を通じて同一符号は同一対象物を示す。
を通じて同一符号は同一対象物を示す。
第２図で第１図に対応するものは一点鎖線で囲んである
。
。
図において、優先設定部１ｂは、例えば構成例に示すよ
うに、割込み要因に対応する１６ビツトのレジスタが優
先順位に従って１６個配列された構成を有し、割込み要
因の対応する優先順位位置のビットをセットすることに
より、割込み要因に対して任意の優先順位を指示する機
能を有する。
うに、割込み要因に対応する１６ビツトのレジスタが優
先順位に従って１６個配列された構成を有し、割込み要
因の対応する優先順位位置のビットをセットすることに
より、割込み要因に対して任意の優先順位を指示する機
能を有する。
割込み要因レジスタ１０は、ＡＮＤ回路５からの割込み
要因をセットする１６ビソトのレジスタである。
要因をセットする１６ビソトのレジスタである。
優先判定部２ｂは、優先設定部１ｂに設定された優先順
位の指示に従って、割込み要因レジスタ１ｏに記憶され
た８１Ｊ込み要因の中から、最も高い優先度を有するも
のを判定し、４ビツトにコード化してＣＰＵＩＩに出力
する機能を有する。
位の指示に従って、割込み要因レジスタ１ｏに記憶され
た８１Ｊ込み要因の中から、最も高い優先度を有するも
のを判定し、４ビツトにコード化してＣＰＵＩＩに出力
する機能を有する。
割込み処理部１２ｂは、ＣＰＵＩＩと共同して割込み動
作を行い、優先判定部２ｂによって指定される割込み要
因に基いて、所要の割込み処理を遂行する機能を有する
。
作を行い、優先判定部２ｂによって指定される割込み要
因に基いて、所要の割込み処理を遂行する機能を有する
。
従って、割込み要求回路７から割込み要求信号ＩＲＱが
出力されることによって割込み動作が起動され、優先判
定部２ｂは、優先設定部１ｂに予めプログラムで設定さ
れた優先順位に従って、割込み要因レジスタ１０にセッ
トされた、最も優先度の高い割込み要因を選択して出力
するので、割込み処理部１２ｂは、この割込み要因を読
取って所要の割込み処理するように構成されている。こ
のようにして、優先設定部ｉｂに所要のデータをセット
することによって、システム構成に応じて任意に優先順
位を設定することができ、また処理状況に応じて動的に
優先順位を変更することができる。
出力されることによって割込み動作が起動され、優先判
定部２ｂは、優先設定部１ｂに予めプログラムで設定さ
れた優先順位に従って、割込み要因レジスタ１０にセッ
トされた、最も優先度の高い割込み要因を選択して出力
するので、割込み処理部１２ｂは、この割込み要因を読
取って所要の割込み処理するように構成されている。こ
のようにして、優先設定部ｉｂに所要のデータをセット
することによって、システム構成に応じて任意に優先順
位を設定することができ、また処理状況に応じて動的に
優先順位を変更することができる。
以上説明したように本発明によれば、割込み要因の優先
順位が任意に設定できるので、システムの構成又は用途
に応じて、最適な優先度を設定することができるという
効果がある。
順位が任意に設定できるので、システムの構成又は用途
に応じて、最適な優先度を設定することができるという
効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例を示すブロック図、第３図は従
来例のブロック図である。 図において、 １は設定手段、 Ｉｂは優先設定部、２は選択手
段、 ２ｂは優先判定部、３はラッチ回路、 ４はマスクレジスタ、 ５はＡＮＤ回路、１ ６は優先順位回路、 ７は割込み要求回路、 １０は割込み要因レジスタ、 １１はｃｐｕ。 １２ａ、 １２ｂは割込み処理部 を示す。
来例のブロック図である。 図において、 １は設定手段、 Ｉｂは優先設定部、２は選択手
段、 ２ｂは優先判定部、３はラッチ回路、 ４はマスクレジスタ、 ５はＡＮＤ回路、１ ６は優先順位回路、 ７は割込み要求回路、 １０は割込み要因レジスタ、 １１はｃｐｕ。 １２ａ、 １２ｂは割込み処理部 を示す。
Claims (1)
- 【特許請求の範囲】 計算機への割込み要因が、同時に複数発生した時、割込
み要因の優先順位に従って、割込み動作を行う割込み制
御方式において、 割込み要因に対して優先順位が設定される設定手段（１
）と、 複数の割込み要因が同時に発生した時に、該設定手段（
１）の設定に基いて、優先する割込み要因を選択する選
択手段（２）とを設け、 該選択手段（２）によって選択された割込み要因の割込
み動作を行うことを特徴とする割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6472087A JPS63229530A (ja) | 1987-03-19 | 1987-03-19 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6472087A JPS63229530A (ja) | 1987-03-19 | 1987-03-19 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229530A true JPS63229530A (ja) | 1988-09-26 |
Family
ID=13266271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6472087A Pending JPS63229530A (ja) | 1987-03-19 | 1987-03-19 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286231A (ja) * | 1990-03-30 | 1991-12-17 | Matsushita Electric Ind Co Ltd | リアルタイム処理装置 |
-
1987
- 1987-03-19 JP JP6472087A patent/JPS63229530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286231A (ja) * | 1990-03-30 | 1991-12-17 | Matsushita Electric Ind Co Ltd | リアルタイム処理装置 |
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