JPH03280133A - 割込み優先順位設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＣＰＵに送出する複数の割込み要求に対して優先順位の
設定を行う割込み優先順位設定回路に関し、 優先順位の設定をソフトウェア処理で行うことにより、
ハードウェアの変更なしに割込み優先順位を自由に変更
できるようにすることを目的とし、割込み優先順位に対
応してＮ個設けられ、入力端にはＮ本の割込み要求信号
線が接続されており、制御信号に基づき該Ｎ個の割込み
要求信号線の一つをそれぞれ選択して出力する要求線選
択手段と、前記複数の要求線選択手段の出力が入力端に
接続され、同時に二つ以上の入力がある場合には優先順
位の高い入力を符号化して出力するプライオリティエン
コーダと、各優先順位にそれぞれ所望の割込み要求信号
線を割り当てる制御データがＣＰＵからセットされ、該
制御データに基づく制御信号を前記要求線選択手段に常
時供給する制御データ受信記憶手段とを有する構成であ
る。

〔産業上の利用分野〕

本発明は、ＣＰＵに対する複数の割込み要求に対して優
先順位をソフトウェア処理で設定することが可能な割込
み優先順位設定回路に関する。

（従来の技術〕 ＣＰＵに対する割込み機能を用いて応用システムを設計
すると、通常、端末装置や周辺装置から複数の割込みが
同時に発生したり、あるいは割込み処理中に別の割込み
が発生するというような事態が頻発する。このような環
境下では複数の割込み要求のうちいずれの要求を優先さ
せるかが問題となり、通常割込み要求に優先順位を対応
づけて対処している。

このため予め各端末に割込みの優先順位を設定しておき
、複数の端末から同時に割込み要求があった場合には、
順位の高い割込み要求から割込み応答処理がなされる。

従来の割込み順位の設定は、第３図に示すように、プラ
イオリティエンコーダ（優先順位機能付きエンコーダ）
を用いてハードウェアで設定する方式であった。即ち、
第３図において、ハードディスク、フロッピーディスク
、キーボードなどの複数の周辺端末装置５からの割込み
要求信号線ＩＲＱ、〜７を、プライオリティエンコーダ
３の入力端子に接続しておき、割込み要求信号があった
場合はこれに対応する優先順位符号にエンコードしてＣ
ＰｔＪの割込み要求入力端子ＩＰＬ、〜２に送出し、Ｃ
ＰｔＪが割込み優先順位に基づいて応答処理を行うよう
になっていた。

このプライオリティエンコーダ３は、例えば８つのデー
タ入力のいずれかに入力信号があるとその信号に対応し
た３ビツトの符号を出力するものであるが、入力端子Ｄ
１〜．には優先順位が与えられており、同時に複数本に
入力信号があった場合は優先度の高い入力端子に対応す
る符号を出力するものである。例えば、Ｄ７とＤ５とに
入力があった場合は、優先度の高いＤ７に対応する出力
“１１１″が出力され、Ｄ、への入力が無くなるとＤｓ
に対応する“０１１”が出力される。

このように割込み要求信号線をエンコーダの所望順位の
入力端子に接続することによって、その割込み要求線に
対する優先順位が設定される。

１発明が解決しようとする課題〕 しかしながら、上記従来の優先順位の設定方式では、各
側込み源に対する優先順位がプライオリティエンコーダ
の入力端子への接続順序で定まり、これらの接続はプリ
ント配線板のパターン等のハードウェアでなされている
ため、−旦設定してしまうと順位が固定されるので柔軟
性に乏しいという問題があった。即ちソフトウェア側か
らの要求で、優先順位を変更する場合にはエンコーダの
入力端子と端末との接続替えをハードウェアで行う必要
があり、ハードウェアの変更が面倒であるという問題が
生じる。

本発明は上記問題点に鑑み創出されたもので、複数の割
込み要求信号に対する割込み優先順位の設定をソフトウ
ェアで行うことが可能で、簡単な操作で割込み順位を自
由に変更できるようにした割込み順位設定回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の割込み優先順位設定回路の原理図で
ある。

上記問題点は、第１図に示すように、 ストアトプログラム制御のＣＰＵに対するＮ個の割込み
要求に、ソフトウェア処理によって割込み優先順位を設
定する回路であって、 割込み優先順位に対応してＮ個設けられ、入力端にはＮ
本の割込み要求信号線が接続されており、制御信号に基
づき該Ｎ個の割込み要求信号線の一つをそれぞれ選択し
て出力する要求線選択手段２１〜２−Ｎ　と、 前記複数の要求線選択手段２−１〜２−Ｎの出力が入力
端に接続され、同時に二つ以上の入力がある場合には優
先順位の高い入力を符号化して出力するプライオリティ
エンコーダ３と、 各優先順位にそれぞれ所望の割込み要求信号線を割り当
てるＩＩＩ？卸データがＣＰＵからセットされ、該制御
データに基づく制御信号を前記要求線選択手段２−１〜
２−Ｎに常時供給する制御データ受信記憶手段１と、 を有することを特徴とする本発明の割込み優先順位設定
回路により解決される。

〔作用］ 予め制御データをＣＰＵのプログラムにより所定に設定
しておけば、選択手段はこの制御データに基づき各割込
み要求線に対してそのつど所定の優先順位を設定するの
で、プログラムの処理中は各割込み要求信号には制御デ
ータに基づいた優先順位が設定されることになる。ＣＰ
Ｕのプログラムを変更すれば、ハードウェアを変更する
ことなく各割込み要求信号線に対する優先順位を容易に
変更することができる。

〔実施例］ 以下添付口により本発明の詳細な説明する。

第２図は本発明の実施例の回路図である。

本実施例では、７種類の周辺端末装置からの割込み要求
信号線ＩＲＱ、〜７に優先順位を設定する回路について
説明する。

図において、１は制御データ受信記憶手段で、ＣＰＵか
ら送られる３ビツトのアドレスデータＡ１〜．を受信し
、７本の出力線に出力する３ｔｏ８のアドレスデコーダ
１１と、該アドレスデコーダ１１の出力によって制御さ
れてライトクロック−ＣＩＪを出力するゲート回路１２
１〜１２７と、ＣＰＵからの３ビツトの制御データＡ、
〜３が前記ゲート回路を介したライトクロックＷＣＬＫ
で書込まれるフリップフロップ回路等の制御データレジ
スタ１３１〜１３７からなっている。

２は要求線選択手段で、７個の８　ｔｏ　１のマルチプ
レクサ２１〜２７よりなる。各マルチレクサの入力端に
は７個の割込み要求源からの割込み要求信号線ＩＲＱ、
〜７がパラレルに接続されており、また制御端子Ａ、Ｂ
、Ｃには対応する制御データレジスタの出力である制御
信号が接続されており、該レジスタからの制御信号に基
づいて割込み要求信号線のうちの１本を選択してプライ
オリティエンコーダ３に出力するようになっている。

３は３ｔｏ３のプライオリティエンコーダで、８本の入
力信号のそれぞを、端子番号に対応する３ビツトの２進
化８進数に変換して出力し、同時に二つ以上の入力があ
る場合は最も大きい数字のみを出力するように優先順位
付きで符号化を行うものである。

このプライオリティエンコーダ３の上位７木の入力端子
には、７つのマルチプレクサ２１〜２７の出力線が接続
されており、エンコードされた３ビツトの符号出力はＣ
ＰＵの割込み要求入力端子に送られる。

上記構成の設定回路は、ＣＰＵからの指令により以下の
如く各割込み要求発生源に対して優先順位を設定する。

即ちＣＰＵのプログラムは優先順位数に対応するアドレ
スデータと各優先順位に所望の割込み要求源を割付ける
ための制御データとを持っており、システム立上げのた
びに、各優先順位を受は持つマルチプレクサは所定の割
込み要求信号線を選択してプライオリティエンコーダの
所定の入力端子に接続するものである。

例えば、割込み要求信号線ＩＲＱ、に最高位の優先順位
７を設定する場合は、この信号線ＩＲＱ丁が、プライオ
リティエンコーダ３の最優先入力端子Ｄ７に接続されて
いるマルチプレクサ２工で選択されることによって行わ
れる。ＣＰＵのアドレスバスからアドレスデコーダ１１
に、ゲート１２１を指定するアドレスデータが送られ、
アドレスデコーダ１１はこれをデコードしてゲートエ２
１を開く。

次いで、ＣＰＵのデータバスを介して、マルチプレクサ
の入力端Ｄ７が選択出力されるようにマルチプレクサを
制御する制御データと書込クロックが送られるが、この
制御データはただ一つ開いているゲート１２１からの書
込クロックＷＣＬＫによって、最優先順位を受は持つ制
御データレジスタ２１だけに書き込まれる。以後この制
御データは対応するマルチプレクサ２１に制御信号を常
時出力し、マルチプレクサ２１はこのデータに基づいて
割込み要求信号線ＩＲＱ、を選択して出力し、プライオ
リティエンコーダ３の最上位入力端子に入力する。

この手順を繰り返して、その他の優先順位を受は持つマ
ルチプレクサおよびレジスタを順次指定して、各マルチ
プレクサに所定の割込み要求信号線を選択出力させる制
御データを、対応するレジスタに順次書き込む。

以上のソフト処理が完了すると、全ての割込み要求信号
線は、マルチプレクサを介してそれぞれに与えられた割
込み優先順位に対応するプライオリティエンコーダの入
力端子に接続され、マルチｌプレクサはシステムオープ
ン中は状態を変えないので、プログラム実行上では割込
み要求信号線が直接プライオリティエンコーダに接続さ
れているとみなされ、割込み要求が生起するとＣＰＵは
優先順位に応じて割込み応答処理を行う。

割込み優先順位を変更する場合は、プログラムの変更に
よって、各別込み要求に付与する優先順位を任意にかつ
容易に変更することができる。

〔発明の効果〕

以上説明した如く、本発明によれば、複数の割込み要求
に対して優先順位をソフトウェア処理番こより自由に設
定することが可能となり、割込み処理の優先順位の可変
処理をハードウェアを変更することなく容易に行うこと
ができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の割込み優先順位設定回路の原理図、 第２図は、本発明の実施例の回路図、 第３図は、従来の優先順位設定方式を示す図、である。 図において、 １−・−制御データ受信記憶手段、 １１・・−アドレスデコーダ、 １２１〜１２７−　　ゲート回路、 １３１〜１３７・・・制御データレジスタ、２−１〜２
−Ｎ　−要求線選択手段、 ２１〜２１−マルチプレクサ、 ３・・−プライオリティエンコーダ、 である。

Claims (1)

1. 【特許請求の範囲】 　ストアトプログラム制御のＣＰＵに対するＮ個の割込
   み要求に、ソフトウェア処理によって割込み優先順位を
   設定する回路であって、 割込み優先順位に対応してＮ個設けられ、入力端にはＮ
   本の割込み要求信号線が接続されており、制御信号に基
   づき該Ｎ個の割込み要求信号線の一つをそれぞれ選択し
   て出力する要求線選択手段（２−１〜２−Ｎ）と、 前記複数の要求線選択手段（２−１〜２−Ｎ）の出力が
   入力端に接続され、同時に二つ以上の入力がある場合に
   は優先順位の高い入力を符号化して出力するプライオリ
   ティエンコーダ（３）と、 各優先順位にそれぞれ所望の割込み要求信号線を割り当
   てる制御データがＣＰＵからセットされ、該制御データ
   に基づく制御信号を前記要求線選択手段（２−１〜２−
   Ｎ）に常時供給する制御データ受信記憶手段（１）と、 を有することを特徴とする割込み優先順位設定回路。