JPS6142298B2 - - Google Patents

Description

【発明の詳細な説明】

本発明の背景 本発明は一般的にはパイプライン式データ処理
システムの制御装置に関する。先行技術のパイプ
ライン式制御装置において（例えば、米国特許
3875391及び4025771）、複数のプロセスによつて
時分割多重モードで時分割されるデータ処理パイ
プラインを制御する命令は、直列に接続されたシ
フト段を有するレジスタ・パイプラインを通して
ピツト並列形式でシフトされ、上記シフト段はデ
ータ・パイプラインの関連した段へ接続されてそ
れと同期化されている。多くの理由により、この
ようなシステムは次のような場合に有効な適合性
を有するとは言えない。即ち、外部的に又はパイ
プライン中で生じる状態の関数として個々のプロ
セスに対する制御活動を変化させたり、多くのプ
ロセスを同時に処理したり、（例えば、プロセス
の数がデータ・パイプライン中の段の数よりも多
い場合）、所与の命令に応答して実行される機能
に変更を施したり、（これは回路又はプログラ
ム・レベルで技術的変更をサポートするために望
ましい）、及び／又はプロセスごとに複数の異つ
た活動タスクを維持したり（これはパイプライン
時分割ベースでコンピユータの入出力チヤネルを
制御するため特に望ましい）する場合である。 本発明の要約 本発明は、パイプライン式データ処理システム
の効率的かつ適合性ある制御装置を提供しようと
するものである。本発明に従えば、ｍ個（ｍ＞
１）の制御モジユールを含む装置によつて、関連
したｍ段のデータ処理パイプラインが制御され
る。１つのモジユールはデータ・パイプラインの
各段に関連している。各制御モジユールは次のも
のを含む。即ち、制御ワードを記憶するためｋ×
ｎ個（Ｋ＞１、ｎ＞ｍ）のケーシヨンを含む制御
メモリ（これは電子的制御の下で変更可能であ
り、かつ通常の使用態様では読取専用モードで動
作されることが望ましい）、制御メモリ中のロケ
ーシヨンをアドレスするためのアドレス・レジス
タ、制御メモリから読出された制御ワードを受取
るための出力レジスタ、出力レジスタとデータ・
パイプラインの関連した段との間に接続され、受
取られた制御ワードに従つて、上記段における動
作を制御する手段である。本発明の特徴は、制御
メモリのアレイが異つたピツト長を有する制御ワ
ードを記憶できるような大きさになつており、従
つてデータ・パイプラインの異つた段に対する制
御コーデイングは、それぞれの段の機能的要件に
基いて大きさを決定されることである。 制御モジユールにあるアドレス・レジスタは直
列に接続されてｍ段のアドレス・パイプラインを
形成し、このアドレス・パイプラインの順次の段
はそれぞれデータ・パイプラインの対応する段に
関連ずけられている。本発明の他の特徴は、k′×
ｎ個（k′１）までの制御アドレス・ワードを同
時に記憶することのできる読出／書込アドレス・
メモリが、アドレス・パイプラインの最初のレジ
スタへ接続され、このアドレス・メモリが制御ア
ドレス・を含む無端可能性のストリームを与え
て、このパイプライン中を循環させることであ
る。アドレス・メモリによつて与えられた各アド
レスは、アドレス・パイプラインの連続した段で
（連続したサイクルで）有効に働いて、データ・
パイプラインのそれぞれの段に対して制御ワード
を読出させる。この制御ワードは、時分割ベース
でｎ個の個別的なプロセス又は回路チヤネルは回
路チヤネル（今後チヤネルと呼ぶ）に関連してい
る。 アドレス・メモリ及びそのアクセス制御装置
は、アドレスがアドレス・パイプラインへ読出さ
れるのと同時に、新しいアドレスがメモリへ書込
まれるように構成されている。本発明の実施例で
は、アドレス・メモリの書込入力へ接続されて手
段よつて、そのメモリへ書込まれるアドレスが現
在のデータ及び制御パイプライン中に存在するチ
ヤネル情報と機能的に関連して可変的に合成され
るようになつている。このような構成によつて、
ｎ個の時間的にインターリーブされたチヤネルの
各々のための制御シーケンスは、アドレス・パイ
プライン及びデータ・パイプラインに存在する状
況の関数としてダイナミツクに変化するようにな
つている。 更に、アドレス・メモリ及びその制御装置の構
成は、各チヤネルのために複数の異つた「活動レ
ベル」タスクに関連した制御ワードをアドレスす
るようになつており、かつ外部及び内部状態の関
数としてチヤネルのタスク・レベル間で制御を効
率的に転移することができるようになつている。
このような構成によつて、本発明の装置は、アド
レス・メモリに対する読出アクセスのサイクル
中、チヤネルの所与の活動レベルに関連した制御
ワードのアドレシングを中断することができ、か
つ同一チヤネルの他の活動レベルに関してもつと
時間に切迫したタスクをアドレスすることがで
き、中断された後に継続されるタスクに関して状
況情報を保存する「記憶オーバヘツド」を殆んど
使用しないで、中断されたタスクのアドレシング
を再開することができる。 もしこのようなシステムが制御命令を記憶し、
かつシステムする先行技術のように構成されたな
らば、命令パイプラインに要求される並列ピツト
幅は、制御アドレス・パイプラインのそれよりも
大きくなるばかりでなく、その回路コストは制御
アドレス・パイプライン及び制御モジユールを組
合せたコストを大きく超えることになろう。更
に、先行技術の直接命令パイプライン方式に基い
たシステムは、本発明のアドレス・パイプライン
構成よりも非常に柔軟性に欠ける。特に、活動レ
ベルのタスクのために制御シーケンスのブランチ
をサポートすることに関して、及び活動レベル間
で制御を迅速に転移させることに関して柔軟性に
欠ける。 以下の説明で明らかになるように、本発明に従
う装置は、コンピユータ・システムのｎ個のＩ／
Ｏチヤネルの各種の動作を制御するため、有利に
使用されることができる。 実施例の説明 ここで第１図を参照すると、本発明を組込んだ
システムは、パイプライン化されたデータ処理ネ
ツトワーク（データ・パイプライン）８及び関連
した制御ネツトワーク（制御パイプライン）１０
とを含む。制御パイプライン１０はデータ・パイ
プライン８における動作を制御する信号を与え
る。データ・パイプライン８は３個の（一般的に
はｍ個の）直列に接続された段１２，１４，１６
を含む。これらの段は、それぞれ制御パイプライ
ン１０の直列に接続されたモジユラー部分１８，
２０，２２の中で発生された信号によつて制御さ
れる。実施例において、パイプライン１０は、８
個の（一般的にはｎ個，ｎ＞ｍ）のコンピユータ
Ｉ／Ｏチヤネル回路に関して、データ・パイプラ
イン８における時間的にインタリーブされかつ重
復された動作の実行を制御するために使用され
る。 データ・パイプライン８にある段１２，１４，
１６はｎ個の時分割チヤネルの各々の中にあるデ
ータを連続的に処理する。これらのデータは、段
１２に含まれるローカル・ストアからパイプライ
ンの循環的に酌加される。典型的には、各々の段
は複数の直列に接続された副次的段を含み、これ
らの副次的段はパイプライン１０の部分１８，２
０，２２によつて連帯して制御される。本明細書
で説明されるコンピユータ・Ｉ／Ｏチヤネル多重
化システムにおいて、段１２，１４，１６は例示
されるような副次的段（１２．１、１２．２、１
４．１など）の構成を有する。段１２は、ｎ個の
チヤネルに関連したデータ・ワードを記憶するた
めの、外部データ源からアクセス可能なローカ
ル・ストア（LS）を含み、段１４は、段１２に
よつて与えられたデータに対して算術シフト機能
を実行する論理を含み、段１６は、段１４によつ
て発生されたデータをラツチするレジスタを含
む。段１６の出力は選択的に段１２のローカル・
ストア、外部データ・シンク、パイプライン１０
の入力へ導かれる。 具体的に説明すると、段１２は副次的段１２．
１、１２．２、１２．３を含む。段１２．１は
LSであり、これは各々のチヤネルのためにデー
タ・ワードを記憶する。本実施例においては、
LSは、８個のコンピユータＩ／Ｏチヤネルの
各々に関連して、32個までのデータ・ワードを記
憶する。各データ・ワードは４個のバイトを含
む。副次的段１２．２は、LSからの出力（単一
のワード）を副次的段１２．３にあるレジスタへ
ゲートする。副次的段１２．３はそのような出力
をラツチして、段１４の各種の入力へ与える。 段１４は副次的段１４．１、１４．２、１４．
３、１４．４を含む。副次的段１４．１は副次的
段１２．３から受取られたデータ・ワード（一時
に１個又は２個）を論理的に処理又はシフトする
算術論理ユニツト（ALU）である。副次的段１
４．２（イン・ゲーテイング）及び１４．３（ア
ウト・ゲーテイング）は、それぞれ「引数」デー
タをALUへゲートし、ALUからの「結果」デー
タを副次的段１４．４（ALU出力レジスタ）へ
ゲートする。 段１６は副次的段１６．１〜１６．６を含む。
副次的段１６．１（アウト・ゲーテイング）は段
１４．４に保持されたデータを副次的段１６．３
（バス）を介して各種の宛先へゲートする。副次
的段１６．４（バス）は、LSへ結果データを書
込むため、段１２へ「リターン」リンクを与え
る。副次的段１６．５（バス）はリンクを外部シ
ンク装置へ与える。副次的段１６．２（バス）は
制御パイプライン１０にある制御ワード・アドレ
スを形成しかつ記憶する責任を有する回路へリン
クを与える。この回路は後に説明する。副次的段
１６．６（イン・ゲーテイング及びアドレス選
択）は、段１６．４からLSの書込回路へ入力を
ゲートする。 制御パイプライン１０の中にあるそれぞれのモ
ジユラー部分１８，２０，２２は６個の要素を含
む。即ち、制御アドレス・レジスタAR１８．
１、２０．１、２２．１、制御メモリ・アレイ
CM１８．２、２０．２、２２．２、それぞれの
アドレス・レジスタへシフトされたアドレスをデ
コードするためのアドレス・デコーダ１８．３、
２０．３、２２．３、制御メモリ・アレイから来
るアドレスされた制御ワードを受取るための出力
レジスタOR１８．４、２０．４、２２．４、出
力レジスタORにある制御ワードに応答して制御
信号を発生する制御ワードデコーダ１８．５、２
０．５、２２．５、データ・パイプライン８の関
連した段へそのような制御信号を印加して、段に
おける種々のデータ処理動作の実行を制御する線
１８．６、２０．６、２２．６がそれである。 ここで注意すべきは、アドレス・レジスタ１
８．１、２０．１、２２．１が10ビツトのアドレ
スを収納する同一ビツト副を有するのに対し（上
記のレジスタはそれぞれ18ビツト幅であるが、そ
れぞれろ８ビツト部分は、後に説明するように、
非アドレシング制御ビツトをシフトするために使
用される）、制御メモリ・アレイ１８．２、２
０．２、２２．２は異つたビツト長（例えば１
８．２では９ビツト、２０．２では27ビツト、２
２．２では18ビツト）を有する制御ワードを記憶
できる大きさになつていることである。制御メモ
リ・アレイにおける異なる大きさのビツト長によ
つて、多数の制御ワード・ビツトが最小の総計的
回路コストと共に効率的に処理されることができ
る。例えば、本実施例において、アドレス・レジ
スタ１８．１、２０．１、２２．１を循環する10
ビツト、アドレスは、54個の制御ワード・ビツト
（メモリ・アレイ１８．２では９ビツト、メモ
リ・アレイ２０．２では27ビツト、メモリ・アレ
イ２２．２では18ビツト）の選択及び時差的使用
を制御するが、それは、もし同じ54ビツトが中央
に記憶され直接にパイプラインされた時に必要と
なる回路よりも小さい回路を使用して行われる。 アドレス・レジスタ１８．１、２０．１、２
２．１線２４で示されるように、３段の「アドレ
ス・」シフテイング・パイプラインを形成してい
る。ソース・メモリから循環的にアドレス・レジ
スタ１８．１（AR１）へシフトされたアドレス
は、データ・パイプライン８にある段１２に関し
て、メモリ・アレイ１８．２（CM１）にある制
御ワードの選択制御する。AR１へアドレスが入
れられる度に、前にAR１へ入れられたアドレス
はアドレスレジスタ２０．１（AR２）へシフト
される。それはデータ・パイプライン８にある段
１４に関して、メモリ・アレイ２０．２（CM
２）における制御ワードの選択を制御するためで
ある。前にAR２に保持されていたアドレスレジ
スタ２２．１（AR３）へシフトされるが、それ
はデータ・パイプライン８にある段１６に関し
て、メモリ・アレイ２２．２（CM３）における
制御ワードの選択を制御するためである。順次の
サイクルにAR１へ印加されるアドレスは、８個
の時間的に多重化された制御チヤネルに関連して
いる。そのようなアドレスは、関連したデータが
データ・パイプライン８を移動するにつれて、
AR１〜AR３中をシフトされる。このようなシフ
トは、クロツク回路２６によつて循環的に発生さ
れる「シフト」信号によつて制御される。更にク
ロツク回路２６はサイクル識別信号ｔ０〜ｔ７を
発生する。これらの信号は、２６ａで示される形
式を有し、後に説明するようにして使用される。 信号ｔ０〜ｔ７は、主サイクル（時分割フレー
ム）に含まれる従サイクル（時分割スロツト）の
各々に関連している。時分割フレームは８個の従
サイクルを含み、この従サイクルの間に、８個の
チヤネルの各々に関連したデータがデータ・パイ
プライン８を通して１度だけ処理される。それぞ
れの従サイクルにおいて、AR１〜AR３は、３個
の異つたチヤンネルに関連したアドレスを含み、
これらのアドレスは、CM１〜CM３にある制御
ワード・ロケーシヨンを指定する。それは出力レ
ジスタ１８．４、２０．４、２２．４へ制御ワー
ドを読出すためである。 前述したように、アドレスはAR１〜AR３を通
して循環的にシフトされる（従サイクルで。）ソ
ース・メモリ３０は、アドレスをAR１へ与え
る。アドレスがAR１へ転送される度に、前にAR
１にあつたアドレスはAR２へシフトされ、前に
AR２にあつたアドレスはAR３へシフトされる。
各サイクルにおいて、AR１〜AR３にあるアドレ
スはCM１〜CM３から出力レジスタ１８．４、
２０．４、２２．４へ同時に読出される制御ワー
ドの選択を制御する。これらの制御ワードは、デ
ータ・パイプライン８の関連した段１２，１４，
１６においてデータ処理を制御するため、デコー
ダ１８．５、２０．５、２２．５を介してデコー
ドされる。連続した従サイクルで、８個の異つた
チヤンネルに関連したアドレスがAR１へ連続的
に印加され、このアドレスはデータ・パイプライ
ンの段１２，１４，１６にある関連したデータの
処理を制御するようにAR１〜AR３を通して連続
的に働く。 前述したように、AR１〜AR３はそれぞれ18ビ
ツト幅であるが、制御メモリ・アレイCM１，
CM３をアドレスするためには10ビツトのみが使
用される。他の８ビツトは、チヤネルに関してシ
ーケンス検査及び補助制御機能を実行するために
使用される。しかし便宜上、ここではAR１〜AR
３をシフトされる18ビツトの情報単位をアドレ
ス・ワードと呼ぶことにする。 本発明に従えば、ソース・メモリ３０は８個の
（一般的にはｎ個の）回転チヤネル（プロセス又
はチヤンネルとも呼ばれる）に関連したアドレ
ス・ワードを記憶している。チヤネルはパイプラ
イン８及び１０を時分割する。連続した従サイク
ルにおいて、アドレス・ワードは、異つたチヤネ
ルと関連してソース・メモリ３０から読出され、
制御パイプライン１０のAR１へ印加される。チ
ヤネルｉ（ｉ＝０、１、２、…、７）に関連した
アドレスがAR１へ読出されるにつれて、チヤネ
ルｉ−１（モジユロ８）に関連したアドレスが
AR２へシフトされ、チヤンネルｉ−２（モジユ
ロ８）に関連したアドレス・がAR３へシフトさ
れ、チヤネルｉ−５（モジユロ８）に関連したア
ドレスがメモリ３０へ書込まれる。メモリ３０へ
書込まれる各々のアドレスは、出力レジスタ２
２．４（OR３）にある制御情報、パイプライン
８にあるデータ、AR３にあるアドレス情報の関
数として選択的に形成される。 メモリ３０は２つの同時にアクセス可能な部分
を含む。それらは、８個のチヤネルの４個に関連
した16ワードの左方部分３０．１（LH）と、他
の４個のチヤネルに関連した16ワードの右方部分
３０．２（RH）である。LH及びRHは関連した
チヤネルへ排他的に割当てられた４つのワード・
スペースより成る群を有する。各群の各ワード・
スペースは、関連したチヤネルのために実行可能
な４つの異つた活動レベル・タスクの独特の１つ
へ排他的に割当てられている。ワード・スペース
と関連した活動レベル・タスクの例は、後に説明
する。 メモリ３０の交互の従たる動作サイクルは、奇
数サイクル及び偶数サイクルとして識別される。
メモリ３０及びアクセス制御回路３２は、偶数サ
イクルでLHを読取してRHへ書込み、奇数サイク
ルでRHを読出してLHへ書込むように構成されて
いる。この動作は、連続した番号のチヤネルへ割
当てられたLHにあるワード・スペースが連続し
たチヤネルの番号ずけと共に読出されかつ書込ま
れるように制御される。その結果、各主サイクル
において、チヤネル０〜７に関連したアドレスが
メモリ３０からAR１〜AR３へ連続的に転送さ
れ、これらチヤネルに関連した「新しい」アドレ
スが連続的にメモリ３０へ書込まれる（各チヤネ
ルの読出しに関して遅延ベースで）。 RH及びLHへ書込まれる新しいアドレスは、選
択レジスタ回路３３及び選択回路３４によつて
「形成」される。回路３３は、記号、、に
関連した３つの源の１つ又はそれ以上から選択的
に入力を受取り、その結果を登緑する。によつ
て表わされる接続は回路３３の入力を段１６．２
へ連結する。段１６．２はデータ・パイプライン
８の段１６．１へ接続されている。に関連した
接続は回路３３をレジスタOR３の出力へ連結す
る。に関連した接続は、１サイクル遅延回路２
２．７をを介してレジスタAR３の出力を回路３
３へ連結する。 各従サイクルにおいて、回路３３はメモリ３．
０へ書込まれるべき18ビツトのワードを選択的に
形成し、選択（切換）回路３４はそのようなワー
ドを交替サイクルでLH及びRHの書込線へ導く。
LH又はRHへ書込まれた各ワードは、データ・パ
イプライン８中の段１６を通過したばかりのデー
タを有するチヤネルに関連したスペースに記憶さ
れる。回路３３の動作により、LH又はRHへ書込
まれた各ワードは、１部は現在有効な制御ワード
（CR３にある）中の情報の関数として形成され、
１部はデータ・パイプライン８の段１６又はレジ
スタAR３から生じる情報の関数として形成され
る。これについては、後に第５図を参照してもつ
と詳細に説明する。このような形成方法によつ
て、新しく書かれるアドレスは、関連したプロセ
スの現在のサービス制御状態の関数として、及
び／又は関連したプロセスの「変移中」データの
関数として、又はこれら双方の関数として条件的
に変化させられる。従つて、制御シーケンスを選
択するに当つてかなりの柔軟性が許される。この
利点は、説明が進行するにつれて更に明らかとな
ろう。 制御パイプライン１０の全体的動作において、
連続した番号のチヤネルに関連したアドレス・ワ
ードがメモリ３０から循環的に読出され、AR１
〜AR３を通してシフトされる。各従サイクルに
おいて、３つの時間的に隣接したチヤネルに関連
する制御ワードが、CM１〜CM３のロケーシヨ
ンから同時に読出され、デコーダ１８．５、２
０．５、２２．５によつてデコードされる。デコ
ードによつて発生された制御信号は、それぞれの
チヤネルでデータ処理を制御するため、出力線１
８．６、２０．６、２２．６を介して循環的にデ
ータ・パイプライン１０のそれぞれの段１２，１
４，１６へ印加される。 その結果、３つの従サイクルより成る一連のサ
イクルでAR１〜AR３を通してシフトされる各ア
ドレス・ワードは、CM１〜CM３に関して３つ
の連続サイクルで働き、データ・パイプライン８
の段１２，１４，１６にあるチヤネルのデータを
連続的に処理するため制御ワードを発生する。
各々の主サイクルにおいて、８個のチヤネルに関
連したアドレスが、時間インタリーブ・ベースで
AR１〜AR３を通してシフトされ、各アドレスは
関連したチヤネルに関して、３つのデータ処理動
作より成る一連の動作を制御する。これらの動作
は時間的に重複されており、それぞれの従サイク
ルにおいて、連続したサービス・タイム・スロツ
トを有する３つのチヤネルに関連したデータが段
１２，１４，１６で何時に処理される。 第表は８個のチヤネルＰ_i（ｉ＝０、１、
２、…、７）に関してデータ・パイプライン８に
おける動作のタイミングを示す。即ち、第表
は、データ・パイプライン８における処理動作の
典型的シーケンス（時間的にインタリーブされか
つ重複される）が、制御パイプライン１０によつ
て制御されるタイミングを示す。第表は、８個
のチヤネルに関して、また代表的チヤネルＰ６に
おける複数の活動レベル・タスク機能に関して、
データ・パイプライン８及び制御パイプライン１
０における動作シーケンスを示す。

【表】

【表】 最初の従サイクル（サイクル１）で、チヤネル
Ｐ０，Ｐ７，Ｐ６にそれぞれ関連したデータが、
段１２．１から段１２．３へ、また段１２．３か
ら段１４．１へ、また段１４．４から段１２．１
の書込入力へ印加される。次の従サイクル（サイ
クル２）で、Ｐ０データが段１４．１へ印加さ
れ、Ｐ７データが段１２．１へ書込まれ、Ｐ１デ
ータが段１２．１から段１２．３へ転送される。
次のサイクル（サイクル３）で、Ｐ２データが段
１２．３へ印加され、Ｐ０の「結果」データが段
１２．１に記憶され、Ｐ１データが段１４．４及
び１４．１へ印加される。サイクル４で、Ｐ３デ
ータが段１２．３へ入れられ、Ｐ１の結果データ
が段１２．１へ記憶され、Ｐ２データが段１４．
４及び１４．１へ印加される。サイクル５で、Ｐ
４データが段１２．３へ入れられ、Ｐ２データが
段１２．１へ記憶され、Ｐ３データが段１４．４
及び１４．１へ印加される。サイクル６で、Ｐ５
データが段１２．３へ入れられ、Ｐ３データが段
１２．１に記憶され、Ｐ４データが段１４．４に
ラツチされるとともに段１４．１へ印加される。
サイクル７で、Ｐ６データが段１２．３へ印加さ
れ、Ｐ４データが段１２．１に記憶され、Ｐ５デ
ータが段１４．４及び１４．１へ印加される。サ
イクル８で、Ｐ７データが段１２．３へ入り、Ｐ
５データが段１２．１に記憶され、Ｐ６データが
段１４．４にラツチされるとともに段１４．１へ
印加される。 かくて、それぞれの主サイクルの異つた従サイ
クルで、８個のチヤネルＰ０〜Ｐ７の各々に関連
したデータがLSから読出され、ALUへ印加さ
れ、段１４．４にラツチされ、LSへ書込まれ
る。そして、この動作パターンは、主サイクルの
時間に各チヤネルについて規則的に反復される。
このようにしてサービスされるチヤネルの数は、
LS１２．１及びCM１〜CM３及びソース・メモ
リ３０、及び個合のチヤネルに関連する臨界タイ
ミング要件の大きさの関数である。 説明が進行するにつれて明らかになるような理
由によつて、各チヤネルに関して複数の異つた
（可能ならば無関係の）タスクを実行し、かつそ
のようなタスク（活動レベル）を割込可能ベース
で適合的に切換え得ることが望ましい。例えば、
コンピユータＩ／Ｏチヤネルに適用する場合、パ
イプラインを共用する各チヤネルは、周辺機器と
中央計算複合体との間で、どのような複数の異つ
た活動レベル・タスクが割込可能ベースで実行さ
れねばならないかに関して、１つのＩ／Ｏチヤネ
ル・インターフエイスに関連している（例えば、
連鎖された指令の検索をサポートするタスク、及
び関連したインターフエイスに対するデータ・バ
イトの通信に関連したもつと時間的に切迫した機
能をサポートするタスクなどの場合）。割込まれ
たシーケンスに関する状況を記憶するのに必要な
時間のために、単純なシーケンス分岐手法によつ
て、そのようなタスクを実行することは非効率的
である。従つて、メモリ３０及びそのアクセス制
御回路３２は、そのようなタスクの間で効率的な
転送を許すように構成された。それによつて、１
つのチヤネルの異つた活動レベルは、関連したチ
ヤネル・インターフエイス及びそのインターフエ
イスへ連結された外部ネツトワークで生じる条件
の時間切迫性に適切な関連を持たせて、データ・
パイプライン８及び制御パイプライン１０におけ
る動作時間へ配分されることができる。このた
め、各チヤネルはメモリ３０の中でその動作へ独
特に割当てられた４つのワード記憶スペースより
成るそれぞれの群を有する。各群の中の個々のワ
ード・スペースは、関連したチヤネルの異つた活
動レベル・タスクに関連したアドレシング制御機
能に割当てられる。アクセス制御回路３２は、そ
のようなスペースへのアクセスを変化させるよう
に論理的に適合化されており、各活動レベルへ効
率的なサービスを与えることができるとともに、
割込まれたレベルに関連した状況を効率的に保存
できるようになつている。第２図はLH及びRHに
おけるスペースの構造を示す。第６図は回路３２
の論理を示す。 ここで第２図を参照すると、LH及びRHの各々
は、水平の行として配列された16個のワード記憶
スペースを含む。各ワード・スペースは18個のビ
ツト記憶位置を含む。LHのワード・スペースは
偶数番号のチヤネル０，２，４，６へ割当てら
れ、RHのワード・スペースは奇数番号のチヤネ
ル１，３，５，７へ割当てられる。各チヤネル
は、そのチヤネルへ独特に割当てられた４つのワ
ード・スペースを有する。LHにおいて、上方に
ある４つのスペースはチヤネル０へ割当てられ
る。次の４つのチヤネル２へ、次の４つのチヤネ
ル４へ、最後の４つはチヤネル６へ割当てられ
る。RHにおいて、上方の４つのスペースはチヤ
ネル１へ割当てられ、次の４つはチヤネル３へ、
次の４つのチヤネル５へ、最後の４つはチヤンネ
ル７へ割当てられる。各チヤネルへ割当てられた
４つのスペースは、それぞれのチヤネルに関して
４つの異つた活動レベル・タスクの制御に関連し
ている。そのような活動レベルはＬ０，Ｌ１，Ｌ
２，Ｌ３で示される。 前述したように、LH及びRHにおける各ワー
ド・スペースは、18ビツトを記憶することができ
る。このうち３ビツト（ビツト０〜２）はシーケ
ンス・コードを表わし、５ビツト（ビツト３〜
７）は状況ビツトを表わし（汎用状況情報）、10
ビツト（ビツト８〜１７）はCM１〜CM３中の
ロケーシヨンをアドレスするためのアドレス・コ
ードを表わす。シーケンス・コード・ビツトは連
続したサービス・タイム・スロツトを有するチヤ
ネルについて、制御活動の正しいシーケンスを検
査するために使用される。汎用状況情報ビツトは
補助的な制御ビツトとして使用される。アドレ
ス・コードは、CM１〜CM３における制御ワー
ドをアドレスするために使用される。 第表は、第２図に示される多重レベル構成に
関連して、制御パイプライン１０及びデータ・パ
イプライン８における動作シーケンスを示す。第
表の左端に示される従サイクルは、主サイクル
の時間内で８個のサイクルを繰返す。逐次の従サ
イクルは、回路２６によつて発生される逐次のタ
イミング信号ti（ｉ＝０、１、…、７）に関連し
ている。これらのタイミング信号は２６ａ（第１
図）に示されるような形式を有する。 第表の各欄に示される２つの数字のうち、第
２番目の数字は活動レベル番号を表わし、最初の
数字はチヤネルを表わし、それらが含まれる行
は、「メモリ３０の動作）欄によつて、そのレベ
ル及びチヤネルに関して特定の機能を表わす。例
えば、AR１，AR２，AR３への「入力」欄にお
いて、最初の行のエントリイ00，70，60はチヤネ
ル／プロセスＰ０，Ｐ７，Ｐ６のレベル０に関連
したアドレス（18ビツト）を表わす。この行の第
２の欄にあるRD００というエントリイは、AR１
へ読出されたワードがメモリ３０の部分LHから
読出されたことを示す。AR２へのエントリイは
AR１からシフトされ、AR３へのエントリイは
AR２からシフトされる。 第表の最初の行においてｔ０、OR１，OR
２，OR３への「入力」欄に示されるエントリイ
「70」、「60」、「50」は、それぞれチヤネルＰ７，
Ｐ６，Ｐ５中のレベル０に関して、アドレス・レ
ジスタAR１〜AR３中に保持された10ビツト・ア
ドレス・コードによつて指定されたCM１〜CM
３中のロケーシヨンからレジスタOR１，OR２，
OR３へ読出された制御ワードを示す（AR１〜
AR３におけるラツチング動作によつて時間的に
オフセツトされる）。換言すれば、エントリイ
「70」はチヤネルＰ７中のＬ０に関連した制御ワ
ードを表わし、エントリイ「60」はＰ６中のＬ０
に関連した制御ワードを表わし、「50」はＰ５中
のＬ０に関連した制御ワードを表わす。 第表の最左方欄の最初の行にあるエントリイ
「60」、「50」、「40」はチヤネルＰ６，Ｐ５，Ｐ４
のレベル０に関連したデータを表わす。これらデ
ータは、サイクルｔ０の間に、OR１〜OR３にラ
ツチされている制御ワード、CW６０，CW５
０，CW４０を解読することによつて発生された
信号の制御の下で、データ・パイプライン８の段
１２．３，１４．４，１２．１にラツチされる。
データ「60」はLSから読出され段１２．３にラ
ツチされたＰ６のＬ０に関連するデータである。
データ「50」は、段１２．３からALUを通つて
段１４．４にラツチされたＰ５のＬ０に関連する
引数データから誘導された結果のデータである。
データ「40」は、プロセスＰ４のＬ０に関連し段
１４．４から段１２．１へ転送された前サイクル
の結果のデータである。「メモリ３０の動作」欄
の「RH」の列において、最初の行ｔ０にあるエ
ントリイは、Ｐ３のＬ０に関連する制御アドレス
「30」がメモリ３０のRH部分に書込まれることを
示す（Ｐ３のＬ０に割当てられたスペースへ）。 次の従サイクルｔ１において、チヤネル１，
０，７のレベル０に関連した制御アドレスが、そ
れぞれAR１，AR２，AR３へシフトされる（RH
から「10」、AR１からの「00」、AR２からの
「70」）。また、チヤネル０，７，６のレベル０に
関連した制御ワードがそれぞれCM１，CM２，
CM３から読出されOR１，OR２，OR３へラツ
チされる。更に、チヤネル７，６，５のレベル０
に関連したデータが、それぞれ１２．３，１４．
４，LSにラツチされる。また、「メモリ３０の動
作」欄においては、チヤネル４，１の活動レベル
０に関連したアドレスが、それぞれLHへ書込ま
れるか、RHから読出される。 次の従サイクルｔ２〜ｔ５において、それぞれ
のブロセス２〜５の活動レベル０にそれぞれ関連
するアドレスが、LH及びRHから交互に読出され
てAR１へシフトされる。各アドレスは、関連し
た制御ワードを逐次のサイクルでCM１〜CM３
から読出させ、かつ関連したデータを逐次のサイ
クルでデータ・パイプライン８の段１２，１４，
１６の中で処理させる。これらの機能が実行され
ている間、行ｔ２〜ｔ５及び列LS、LH、RHに
あるエントリイから分るように、プロセス６，
７，０，１の活動レベル０に関連するデータが逐
次にLSへ書込まれ、プロセス５，６，７，０の
活動レベル０に関連するアドレスが交互にメモリ
３０のRH及びLH部分へ書込まれる。 従サイクルｔ６に対応するエントリイは、例と
してチヤネル６のレベル変化を示している。この
サイクルにおいて、チヤネル６の活動レベル１に
関連したアドレス「61」がLHからAR１へ読出さ
れる（先行する主サイクルにおいて、チヤネル６
の活動レベル０がサービスされ、関連するアドレ
ス「60」が従サイクルｔ３でLH中に記憶され
た）。これによつて、関連した制御ワード「61」
が、サイクルｔ７でCM１からOR１へ読出さ
れ、関連したデータ「61」が、次のｔ０サイクル
でLSから読出されて段１２．３にラツチされ
る。これは最終的に、次のｔ１サイクルで新しい
「61」のアドレス情報をLHへ入れ、次のt2サイク
ルで関連した「61」の結果データをLSへ入れる
ことになる。 従つて、各主サイクルにおいて、各チヤネルの
選択可能な活動レベルはパイプライン中でサービ
ス動作の完全な１巡りを与えられ、関連したチヤ
ネルがメモリ３０への読出アクセスを与えられた
従サイクル中に、異つたレベルに関連した制御ア
ドレス・ワードを選択するだけで、サービスを受
けるべく選択されたレベルは、１つの主サイクル
から次の主サイクルへと変更されることができ
る。割込まれたレベルで処理を再開するために必
要な情報は、LH又はRHへ書込まれた最後のアド
レス、及びレベル切換え（次の主サイクルの読出
し）の前にLSへ与えられた最後の入力であるか
ら、レベル間の切換え及び割込まれたレベルへの
戻りについて、時間的不利点は実際上存在せず、
そのような切換えに関連する回路及び記憶機構上
のオーバヘツドは効果的に最小にされる。 前述したように、メモリ３０から読出された各
ワードは10ビツトのアドレス・コード、３ビツト
のシーケンス・コード、５ビツトの汎用状況情報
を含む。第３図は、どのようにしてアドレス・コ
ードが制御パイプライン１０の中で循環されかつ
利用されるかを示し、第４図及び第５図はそれぞ
れどのようにしてシーケンス・コード及び汎用状
況情報が循環されかつ使用されるかを示す。 ここで第１図及び第３図を参照すると、信号Ａ
（第１図の右上方に示される）は偶数サイクルｔ
０，ｔ２，ｔ４，ｔ６でアツプ（能動的）であ
り、その補信号は奇数サイクルｔ１，ｔ３，ｔ
５，ｔ７でアツプである。信号Ａがアツプになる
と、それはゲート８０及び８２に働いて、それぞ
れRHが書込（WR）モードで動作し、かつLHが
読出（RD）モードで動作するように条件ずけ
る。信号がアツプになると、それはゲート８４
及び８６に働いて、それぞれ読出しのためにRH
を条件ずけ、かつ書込みのためにLHを条件ずけ
る。従つて、偶数サイクルでは、偶数番号チヤネ
ルに関連したアドレスがLHから読出され、奇数
番号チヤネルに関連したアドレスが同時にRHへ
書込まれ（第表を参照）、奇数サイクルでは偶
数又は奇数番号チヤネルに関連したアドレスが、
LHへ書込まれるか又はRHから読出される。 第３図に示されるように、18ビツトのアドレ
ス・ワードは、LH又はRHへ書込まれる前に、レ
ジスタ１０１へ入れられる。ワードのアドレス・
コードを形成する10ビツトは、レジスタ１０１の
10ビツト部分１０３へ入れられる。10ビツト部分
１０３への各入力の２ビツトは、線１０５を介し
てブランチ条件トリガ（図示せず）から受取ら
れ、各入力の３ビツトは線１０７を介してOR３
から受取られ（即ち、前にCM３から読出された
制御ワードから）、５ビツトは線１０９又は１１
１を介して選択的に受取られる。線１０９はデー
タ・パイプライン８（第１図）にある段１６の出
力へ接続され、線１１１はによつて表わされる
接続点で、１サイクル遅延回路１１２を介してア
ドレス・レジスタAR３の出力へ接続されてい
る。線１０９と線１１１の選択は、回路１１３に
よつてなされる。回路１１３は、前のサイクルで
デコーダ２０．５（第１図）によつてデコードさ
れたCM２マイクロコードによつて制御されるス
イツチを表わす。 各サイクルti（ｉ＝０、１、…、７）におい
て、データ・パイプライン８中でサービスの１巡
りを完了したばかりのチヤネルに関連しかつ選択
的に形成された18ビツト・ワードがレジスタ１０
１へ入れられ、前にレジスタ１０１へラツチされ
た他のワードが、その関連したチヤネルへ割当て
られたLH又はRHの中のワード・スペースへ書込
まれる（第２図参照）。LH又はRHにあるワー
ド・スペースは、アクセス制御回路３２の制御の
下で選択される。回路３２については、後に第６
図を参照して説明する。LH又はRHへ書込まれた
各ワードの10ビツト・アドレス・コードは、レジ
スタ１０１の部分１０３からLH又はRHにある割
当てられた対応部分へ送られる。 各サイクルにおいて、ワードがLH又はRHへ書
込まれている間、他のチヤネルに関連する他の18
ビツト・ワード、後に説明するアクセス制御回路
３２の制御の下で対抗するメモリ部分（RH又は
LH）にある他のロケーシヨンから同時に読出さ
れる。RH又はLHから読出された各ワードの10ビ
ツト・アドレスは、線１１４及び１１５を介し
て、レジスタAR１の対応する10ビツト部分１１
６へ転送される。同時に、レジスタ部分１１６の
前サイクルの内容は、レジスタAR２の対応部分
１１７へシフトされ、レジスタ部分１１７の前サ
イクルの内容は、レジスタAR３の対応部分１１
８へシフトされる。各サイクルにおいて、３個の
異つたチヤネルに関連したAR１〜AR３のレジス
タ部分１１６〜１１８にあるアドレス・コード
は、同時に制御メモリ・アレイCM１〜CM３へ
印加され、それによつて制御ワードはこれらアレ
イの関連したロケーシヨンから読出され、かつデ
ータ・パイプライン８の段１２，１４，１６へ印
加される。 第４図はどのようにしてシーケンス番号が制御
パイプライン１０の中を循環しかつ使用されるか
を示す。各従サイクルにおいて、シーケンス番号
を表わす３ビツトが、レジスタ１０１の部分１２
９へ転送される。この３ビツトはレジスタ１０１
の残りの部分へ入る他の15ビツトと並列に転送さ
れる。上記３ビツトは最初データ・パイプライン
８を通して外部源から引出され、ゲートされた接
続通路１２５を通る。その後、上記３ビツトは
OR３の出力から得られ接続通路１２７及び１サ
イクル遅延回路１２８を通る。各サイクルにおい
て、前にレジスタ部分１２９へ入れられたシーケ
ンス番号は、アクセス制御回路３２によつて決定
されたLH又はRHのロケーシヨンへ書込まれる。
同時に、他のシーケンス番号が対抗するメモリ部
分（RH又はLH）からAR１の対応する部分１３
０へ読出される。更に、他のシーケンス番号が、
AR１の部分１３０からAR２の対応部分１３１
へ、また部分１３１からAR３の対応部分１３２
へそれぞれ読出される。 各サイクルにおいて、AR３の部分１３２にあ
るシーケンス番号が、排他的OR回路１３３及び
論理回路１３５を介して、その時デコードされた
出力OR１，OR２，OR３から引出されたシーケ
ンス番号と比較される。論理回路１３５は、３個
の排他的OR回路１３７，１３８，１３９を使用
してOR１〜OR３から取られたシーケンス番号を
排値的OR結合する。回路１３７はOR１から与え
られた３ビツトを排他的OR結合し、これらビツ
トの奇数個が「１」の値を有すれば「１」を表わ
す出力を発生する。回路１３８はOR２によつて
与えられた３ビツトを比較し、比較されたビツト
の奇数個が「１」の値を有すれば、「１」の出力
を発生する。回路１３９はOR３によつて与えら
れたビツトについて同じことを実行する。 ２サイクル遅延された回路１３７の出力、１サ
イクル遅延された回路１３８の出力、遅延されな
い回路１３９の出力は、排他的OR回路１３３に
おいて１サイクル遅延された部分１３２の３個の
出力ビツトと比較される。回路１３３の出力は、
OR１〜OR３におけるシーケンス番号に関連した
３つの異つたチヤネルが、相互に適当なシーケン
スの時間関係を有するかどうかを示す。このよう
な構成によつて、制御パイプライン１０全体の正
しい機能を簡単に検査することができ、パイプラ
インの各種の部分を個々に検査する必要がなくな
る。 第５図は汎用状況情報の循環通路及び使用法を
示す。アドレス・コード及びシーケンス番号と関
連して、汎用状況情報はレジスタ１０１の部分１
５０へ循環的に入れられ、かつ交互にLH及びRH
へ書込まれる。その後、これらの汎用状況情報は
LH及びRHから読出され、AR１〜AR３のそれぞ
れの部分１５１，１５２，１５３へシフトされ
る。部分１５３から、汎用状況情報は、線１５４
及び１サイクル遅延回路、ビツト・マスク・ゲー
ト１５５、選択ゲート１５７を介してレジスタ１
０１へ循環可能である。ビツト・マスク・ゲート
１５５は、線１５６及び２サイクル遅延回路を介
して、OR２から受取られプログラム化されたマ
スク・ビツトによつて制御可能である。マスク・
ビツトによつて許容され、かつ選択ゲート１５７
が能動化された時、汎用状況情報はレジスタ１０
１の部分１５０へ入れられる。通常は能動化され
ているゲート１５７は、個々のチヤネルにおける
条件の初期設定と関連して、特定の時間に無能化
される。そのような時間において、他のゲート１
５９が能動化され、それによりデータ・パイプラ
イン８を介して、外部源がレジスタ部分１５０へ
接続される。 現在AR３の部分１５３にある汎用状況情報
は、OR１〜OR３の出力に関連した制御機能を増
大させるため、線１６０を介してデータ・パイプ
ライン８へ印加される。例えば、汎用状況情報
は、入出力チヤネルと関連して、読取指令動作と
逆方向読取指令動作とを識別するために使用され
てよい。 第６図はメモリ３０をアドレスするためのアク
セス制御回路３２の実施例を示す。レジスタ１７
０は、「１加算」回路１７１と一緒になつてモジ
ユロ８デイジタル・カウンタ１７２を形成する。
各々の従サイクルにおいて、レジスタ１７０にあ
る３ビツト数は、循環クロツク・パルスの制御の
下で、回路１７１で１だけ増加され、増加された
値はレジスタ１７０にラツチされる。デコーダ１
７３はレジスタ１７０に保持されたカウント値を
循環的にデコードし、第１図の２６ａで示される
従サイクル循環タイミング信号ｔ０〜ｔ７を発生
する。レジスタ１７０の最低順位ビツト段１７４
は、１７４ａで示すように前述したタイミング信
号Ａ及びを与える。 偶数サイクルにおいて、レジスタ１７０の内容
はゲート１８１を介してレジスタ１８０の高順位
部分転送され、奇数サイクルにおいて、レジスタ
１７０の内容はゲート１８３を介してレジスタ１
８２の高順位部分へ転送される。レジスタ１８０
及び１８２は、それぞれ従サイクルLH及びRHを
アドレスする。これらレジスタにある３個の高順
位ビツトは、線１８４及び１８５及びデコーダ
（図示せず）を通して働き、メモリ部分LH及び
RHにあるチヤネル群ロケーシヨンをアドレスす
る。上記の３ビツトは８つのチヤネル群をアドレ
スすることができるが、本実施例においては、
LH及びRHは４つの群を有し、３ビツトの中の２
ビツトが使用される。レジスタ１８０及び１８２
にある２個の低順位ビツトは、線１８６及び１８
７及びデコーダ（図示せず）を通して働き、対応
するレジスタ中の３個の高順位ビツトによつて選
択された群の中で、部分LH及びRHにある４つの
（活動レベル）ロケーシヨンの１つをアドレスす
る。かくて、各サイクルにおいて、レジスタ１８
０にある５ビツトは、４つの偶数チヤネルＰ０，
Ｐ２，Ｐ４，Ｐ６の１つにおける４つの活動レベ
ルＬ０，Ｌ１，Ｌ２，Ｌ３の１つへ割当てられた
LHのロケーシヨンをアドレスし、レジスタ１８
２にある５ビツトは、４つの奇数チヤネルＰ１，
Ｐ３，Ｐ５，Ｐ７の１つにおける４つの活動レベ
ルの１つの割当てられたRHのロケーシヨンをア
ドレスする。 １７４ａで示されるように、偶数の従サイクル
ｔ０，ｔ２，ｔ４，ｔ６において、Ａがオン状態
にあると、RHは書込モードで動作され、LHは読
出モードで動作される。奇数の従サイクルｔ１，
ｔ３，ｔ５，ｔ７において、がオン状態にある
と、LHが書込まれ、RHが読出される。 前述したように、偶数サイクルにおいて、レジ
スタ１７０の中のモジユロ８サイクル、カウント
数はゲート１８１を介してレジスタ１８０へ直接
に転送され、奇数サイクルにおいて、上記カウン
ト数はゲート１８３を介してレジスタ１８２へ直
接に転送される。更に各サイクルにおいて、レジ
スタ１７０中のカウント値は代数加算回路１９２
へ通される。回路１９２はカウント値から５を減
算する（モジユロ８）。偶数サイクルにおいて、
回路１９２の出力はゲート１９３を介してレジス
タ１８２へ転送される。奇数サイクルにおいて、
回路１９２の出力はゲート１９４を介してレジス
タ１８０へ印加される。従つて、偶数サイクルに
おいて、サイクル・カウント及び「サイクル・カ
ウント―５」がそれぞれレジスタ１８０及び１８
２へ印加され、奇数サイクルにおいてはそれぞれ
レジスタ１８２及び１８０へ印加される。 上記の結果は、第表に示されるチヤネル・ア
ドレシング・シーケンスを生じる。例えば、偶数
サイクルｔ０において、レジスタ１７０及び１８
０を介してLHへ酌加された０サイクル・カウン
トは、チヤネル０に関連したアドレスをLHのチ
ヤンネル０ロケーシヨンから読出させ、レジスタ
１７０及び回路１９２及びレジスタ１８２を介し
てRHへ印加された３のアドレス値は、チヤネル
３に関連したアドレスをRHへ書込ませる。他の
例として、奇数サイクルｔ５において、RHのチ
ヤネル５ロケーシヨンが、レジスタ１８２を介し
てRHへ印加された５のサイクル・カウントに応
答して読出され、かつLHのチヤネル０ロケーシ
ヨンが、回路１９２及びレジスタ１８０を介して
LHへ印加された０のアクセス値に応答して書込
まれる。０のアクセス値はサイクル・カウントよ
りも５だけ小さい（モジユロ８）。 前述したように、レジスタ１８０及び１８２に
ある２個の低順位ビツトは、レジスタ中の高順位
ビツトによつてアドレスされたチヤネル群内で、
LH及びRH中の特定の活動レベルをアドレスす
る。これらの低順位ビツトは、第６図の下方部分
に示される源回路２００及び２０２によつて、そ
れぞれのレジスタへ循環的に印加される。 回路２００は４個の２ビツト・レジスタCIR
０，CIR２，CIR４，CIR６を含む。これらはそ
れぞれ偶数チヤネル０，２，４，６に関連してい
る。回路２０２は４個の２ビツト・レジスタ
CUR１，CIR３，CIR５，CIR７を含む。これら
はそれぞれ奇数チヤネル１，３，５，７と関連し
ている。各々のCIRは対応する番号のアウト・ゲ
ート回路Ｏ及びイン・ゲート回路IGを有する。
CIR０に関連した回路IGO及びOG０が詳細に示
される。他のCIRに関連した回路は、CIR０に関
連した回路と同一である。 アウト・ゲート回路OGは、所定の従サイクル
中に、それぞれのCIRの出力をレジスタ１８０及
び１８２へ接続する。レジスタ１８０は、ｔ０及
びｔ５の間にOG０によつてIR０へ接続され、ｔ
２及びｔ７の間にOG２によつてCIR２へ接続さ
れ、ｔ４及びｔ１の間にOG４によつてCIR４へ
接続され、ｔ６及びｔ３の間にOG６によつて
CIR６へ接続される。レジスタ１８２は、ｔ１及
びｔ６の間にOG１によつてCIR１へ接続され、
ｔ３及びｔ０の間にOG３によつてCIR３へ接続
され、ｔ５及びｔ２の間にOG５によつてCIR５
へ接続され、ｔ７及びｔ４の間にOG７によつて
CIR７へ接続される。 かくて、CIR０，２，４，６にある活動レベ
ル・アドレスは、偶数サイクルｔ０，ｔ２，ｔ
４，ｔ６の間に、読出しのためにLHをアドレシ
ングするため、それぞれレジスタ１８０へ転送さ
れ、また上記アドレスは、奇数サイクルｔ１，ｔ
３，ｔ５，ｔ７の間に、書込みのためにLHをア
ドレスするため、それぞれCIR４，６，０，２か
らレジスタ１８０へ印加される。更に、CIR１，
３，５，７にある活動レベル・アドレスは、PH
が読出される時、奇数サイクルｔ１，ｔ３，ｔ
５，ｔ７の間にレジスタ１８２を介してRHをア
ドレスするために使用され、CIR３，５，７，１
にあるアドレスは、RHが書込まれる時、それぞ
れｔ０，ｔ２，ｔ４，ｔ６の間にレジスタ１８２
を介してRHをアドレスするために使用される。 これは第４図に示されるアクセス方式に一致す
る。第４図では、ｔ０，ｔ２，ｔ４，ｔ６の間に
偶数チヤネル０，２，４，６に関連したLHロケ
ーシヨンがAR１へ読出され、ｔ１，ｔ３，ｔ
５，ｔ７の間に偶数チヤネル４，６，０，２に関
連したLH位置が書込まれ、ｔ１，ｔ３，ｔ５，
ｔ７の間に奇数チヤネル１，３，５，７へ割当て
られたRH位置が読出され、ｔ０，ｔ２，ｔ４，
ｔ６の間に奇数チヤネル３，５，７，１のための
RH位置が書込まれる。 OG０で示されるように、各々のアウト・ゲー
ト回路OGiは、OR回路２０４と、それを介してti
及びti＋３で能動化される１対のAND回路２０５
より成に、関連したCIRiの内容を関連したレジ
スタ１８０又は１８２へ転送する。 第６図で示唆されるように、各々のイン・ゲー
ト回路IGiは、関連した従サイクルti―２及びti―
１の間に、関連したアウト・ゲート回路OGiに先
立つて動作し、レベル・アドレス情報を後述する
各種の源からそれぞれのレジスタCIRiへ転送す
る。そのような転送は、活動レベル間の切換えを
効果的に制御する。各々のIGiは、CIRがLH又は
RHへの書込アクセスに関連してレジスタ１８０
又は１８２へアウト・ゲートされた後であつて、
かつ読出アクセスに関連してCIRがアウト・ゲー
トされる前に、情報を関連したCIRiへ通すよう
に条件ずけられる。 従つて、LH又はRHがtiで読出しのためにアク
セスされる時、アドレスされる活動レベル位置
は、tiでCIRiから転送される情報によつて限定さ
れ、そのような情報は、常に直前の先行するサイ
クルti―１又はti―２の間にCIRiへ入れられる。
更に、読出のためにtiでアクセスされるLH又は
RH中のロケーシヨンは、それぞれのメモリ部分
LH又はRHが書込みのためにアクセスされる時、
常に５サイクル遅れてti＋５（モジユロ８）の間
に再アクセスされる。従つて、１つのチヤネルの
活動レベルの間の制御の転移は、最後にサービス
された活動レベルに関連したアドレスがメモリ３
０へ書込まれた後にのみ生じることができる。こ
の動作は、そのような制御の転移によつて中断さ
れる活動レベルにおいて、後のサービス再開に必
要な情報を効果的に保存する。 第６図で示唆されるように、活動レベル・アド
レス情報は、全てのIGへ共通したバス２０６、
及びCIRiへ個別的に関連している条件ビツト・
ラツチ（図示せず）から、各イン・ゲート回路
IGiへ与えられる。ti―２で、IGiはバス２０６か
らCIRiへ信号を通し、次のサイクルti―１で、
IGiは、関連した制御許可ラツチ（図示せず）が
能動化されている時、条件ビツト・ラツチの出力
CBiをCIRiへ通すように条件ずけられる。バス２
０６は、複数サイクル遅延回路２０７を介して、
出力レジスタOR２の２ビツト部分へ接続され
る。回路２０７は、チヤネルｉの制御ワードにあ
る活動レベル・アドレス情報を、それがOR２に
現われた時点から、関連したIGiがバス２０６を
サンプルするように動作する次の時点ti―２へ遅
延させる。 ここで第表及び第６図を参照すると、チヤネ
ルｉへ割当てられたメモリ３０中の位置は、読出
しのためにサイクルtiでアクセスされ、書込みの
ために５サイクル遅れてサイクルti＋５でアクセ
スされる。イン・ゲート回路IGiは、活動レベル
切換動作が起る場合、サイクルti−２及びti−１
でサンプルされるので、そのような切換動作は、
チヤネルｉの現在サービスされている活動レベル
が、メモリ３０に対する読出し及び書込みアクセ
スの完全な一巡を許された後にのみ生じることが
できる。 第６図のIG０で代表的に示されるように、
各々のイン・ゲート回路IGiは、バス２０６上の
情報をサンプルするためti−２で動作する１対の
ANDゲート２０８と、関連した条件ビツト・ラ
ツチ出力CBiを条件的にサンプルするため制御許
可ビツト・ラツチ出力ALiが能動化される時に動
作する１対のANDゲート２０９とを含む。各IGi
にあるゲート２０８と２０９は、それぞれのOR
ゲート２１０を介してCIRiの入力へ接続され
る。ゲート２０９が動作する時、CIRiへ転送さ
れるCBiは、前のサイクルti−２でゲート２０８
によつてバス２０６からCIRiへ転送されたかも
知れない情報の上に書かれる。 条件ビツト・ラツチ出力CBi及び制御許可ビツ
ト・ラツチ出力ALiの源は、図示しないラツチで
ある。条件ビツト・ラツチは、関連したチヤネル
における外部レベル・アドレシング条件の関数と
して操作可能である。制御許可ビツト・ラツチ
は、OR２から渡されプログラム化信号によつて
セツトされてよい（複数サイクル遅延回路を含む
図示されない回路を介して）。 前に割込まれた（又は無能な）活動レベルがサ
ービスを必要としないならば、通常、CIRiはア
ドレス００へセツトされる（チヤネルｉの活動レ
ベル０へ割当てられたLH又はRH中のスペースを
アドレスするため）。後に説明する特別の場合を
除いて、もしALiがti−１で無能化されていれば
（即ち、IGiのゲート２０９が動作している可能性
があれば）、前の従サイクルでバス２０６を介し
て転送されたアドレスはCIRiに保存される。し
かし、もしALiがti−１で能動化されていれば、
ti−２の間にバス２０６からCIRiへ転送されたア
ドレスは、CBiに含まれるアドレスによつて重ね
書きされる。 チヤネルｉの所与の活動レベルが、データ・パ
イプライン８でサービスされている間、関連した
制御ワードは、CM２における制御コーデイング
の設計に責任を有するマイクロプログラムによつ
て、OR２、遅延回路２０７、バス２０６、IGiを
介して活動レベル・アドレスをCIRiへ転送する
ように構成される。上記の活動レベル・アドレス
は、前の主サイクルでサービスされた活動レベル
へ再びアクセスするための「繰返された」アドレ
スであつても、異つたアドレスであつてもよい。
従つて、活動レベルの切換えは、CM２，OR
２、遅延回路２０７、バス２０６、IGi及びCIRi
を介して現在サービスされつつあるレベルの制御
ワード・マイクロコードによつて開始されるか、
又は条件コード・ビツト・ラツチを介する外部条
件に応答して開始されてよい。レジスタ１８０及
び１８２の低順位（活動レベル・アドレス）段に
対する他のゲートされた入力が、２２０及び２２
２で示される。これらはパラメータＵによつて制
御され、次に説明する初期設定機能のために使用
される。 第７図は第１図の制御回路（メモリ３０及び
CM１〜CM３）を初期設定する回路を示す。第
８図は、初期設定動作の特徴を示す。ここで理解
すべきは、これから説明する初期設定方法は、本
発明に直接の関連を有せず（本発明はこれらメモ
リを組込んだシステム及び通常の生産的動作モー
ドに関連する）、第８図は単に説明を完全にする
ために示される。更に、当業者にとつて、以下に
説明する「自動的」オペレーシヨンが、手動作に
よつて容易に制御できること、及びその場合に、
システムの生産的利用性を過度に損うものでない
ことは明らかである。 初期設定の過程は５つの別個の段階から成つて
いる。(a)リセツト段階。この段階では、図示され
ない手段によつて制御パイプライン１０及びデー
タ・パイプライン８の中にある全てのラツチ及び
トリガ要素へ印加されたリセツト信号が、これら
要素の中に所定の初期状態を設定する。これは、
メモリ３０にレベル３のロケーシヨンをアドレス
するため、CIR０〜CIR７を条件ずけることを含
む。(b)第１初期設定段階（リセツト段階が終つて
から設定される）。この段階において、第７図の
装置により、次の段階を制御するため、制御ワー
ドの最初の組がCM１〜CM３へロードされ、か
つ初期アドレスがメモリ３０のLH及びRHにある
レベル３のロケーシヨンへロードされる。(c)前動
作段階。この段階において、システムはクロツク
回路２６及びCM１〜CM３にある制御ワードの
制御の下で走り初期設定機能を実行する。これに
よつて、シーケンス番号及び汎用状況情報を含む
「開始アドレス」がLH及びRHの全レベルのロケ
ーシヨンへロードされ、かつ予備の「データ」が
LSへロードされる。(d)第２初期設定モード段
階。この段階は前動作段階の完了時に設定され、
次の段階を制御するため、CM１〜CM３が「機
能的」マイクロコードを再びロードされる。(e)最
終的又は「通常の」動作段階。この段階におい
て、システムはその「通常」モードで生産的に走
る。 ここで第７図を参照すると、前記のリセツト段
階の後、スタートアツプ・シーケンス・カウンタ
３００を含む装置は、初期設定モードで動作し
て、前記の第１初期設定段階の動作を導く。３０
１で受取られたステツプ信号はカウンタ３００を
歩進させて、補助制御線３０２の能動化に関連し
た状態の所定のシーケンスを取らしめる。線３０
２上の信号は、制御ワード情報が下記に説明する
ようにしてCM１〜CM３へロード（書込み）さ
れるのを制御する。ここでCM１〜CM３は書込
可能な記憶機構であると仮定する。しかし、当業
者にとつて、それらが変更できない記憶機構であ
つてよいことは明らかである。その場合、この段
階でロードされる情報に対応する情報が、記憶機
構に氷久的に記憶されている。 初期設定モードにおいてCM１〜CM３は書込
動作のために条件ずけられ、カウンタ３０３は間
欠的に動作して、連続的なアドレスを表わすカウ
ントを、ゲート３０４を介してAR１へ与える。
連続的なアドレスがAR１へ転送される間に、シ
フト・パルスがゲート３０５を介してAR１〜AR
３へ印加される。これは、同一のアドレスをレジ
スタAR１〜AR３の各々へ連続的に記憶せしめ
る。これらの動作と協調して、このアドレスを順
次にCM１〜CM３へ印加するため、ゲート３０
６，３０７，３０８が動作し、外部源から与えら
れた制御ワードが、レジスタ３０９及びゲート３
１０〜３１２を介してCM１〜CM３へ順次に書
込まれる。これは、印加されるアドレスによつて
限定されたCM１〜CM３の対応するロケーシヨ
ンを、所定の制御ワードで満たす。 CM３のロケーシヨンがロードされた後、カウ
ンタ３０３が線３１３を介して増加される。増加
された値は前と同じようにしてAR１〜AR３へ転
送され、次いで制御ワードがCM１〜CM３の関
連したロケーシヨンへロードされる。この過程
は、CM１〜CM３の全てのロケーシヨンが以上
のようにして満たされてしまうまで繰返される。 更に、カウンタ３００は変更された初期設定モ
ードで動作されてよい。その場合、CM１〜CM
３の選択された部分のみが満たされる。この変更
されたモードにおいて、選択された開始アドレス
（外部から与えられる）が、レジスタ３０９及び
ゲート３１４を介してカウンタ３０３へセツトさ
れ、前記のアドレス・シフト及び制御ワードの書
込動作が、CM１〜CM３におけるアドレス・ロ
ケーシヨンの所定の数について実行される。 前述したように、CM１〜CM３は、異つた長
さの制御ワードを記憶するため、異つた大きさを
有することができる。例えば、CM１は９ビツト
の制御ワードを記憶し、CM２は27ビツトの制御
ワードを記憶し、CM３は18ビツトの制御ワード
を記憶する。このような構成においてロードを実
行するため、制御ワードを18ビツト単位で書込む
ようにレジスタ３０９を構成し、カウンタ３０３
の単一のアドレス状態に関連したCM１〜CM３
中のロケーシヨンが３つの順次のステツプで満た
されるように、ゲート３１０〜３１２及びカウン
タ３００の順序ずけを決定するのが便宜である。
即ち、第一ステツプでCM１ロケーシヨン（９ビ
ツト）及びCM２ロケーシヨンの３分の１（９ビ
ツト）が満たされ、第２ステツプでCM２ロケー
シヨンの残り（18ビツトが満たされ、第３ステツ
プでCM３ロケーシヨン（18ビツト）が満たされ
るように構成される。 CM１〜CM３中の全ての位置が満たされた時
（カウンタ３０３中のカウントは各々のCMの容
量に等しい）、CM１〜CM３は読取専用動作のた
めに条件ずけられ、カウンタ３００はメモリ３０
中のLH及びRHを初期設定するために動作され
る。アクセス制御回路３２及びCIR０〜CIR７
は、メモリ３０中のロケーシヨン「３」（２進値
の１１）をアドレスするため、前にリセツト段階
で初期設定された。ロケーシヨン「３」は各チヤ
ネルの活動レベル３へ割当てられたロケーシヨン
である。この時点で、所定のアドレスが、レジス
タ３０９及びカウンタ３０３を介して外部から
AR１へ与えられ、通常のクロツク動作により、
このアドレスが、AR１〜AR３及びゲート３２１
を通つて、チヤネルのレベル３へ割当てられたメ
モリ３０の位置へ送られる。通常のクロツク動作
により、カウンタ１７２は循環的に増進され、こ
れは同一のアドレスをメモリ３０の全てのレベル
３の位置へ書込ませる。これらの動作が終つた
時、システムは「前動作」段階を実行するために
条件ずけられている。 この段階において、パイプライン１０は、前に
CM１〜CM３へロードされた制御ワードを使用
して、通常モードで動作することを許される。こ
れらの制御ワードは、前にレベル３のロケーシヨ
ンへ書込まれたアドレスによつてアドレスされ、
メモリ３０内の他のレベル・ロケーシヨンへの書
込みを制御する。このレベル・ロケーシヨンは、
CIRに現在含まれているレベルによつて指定され
るレベル３のロケーシヨンとは別のロケーシヨン
である。これは、他のレベル・アドレスを、回路
２２０及び２２２、及びALUを介して、レジス
タ１８０及び１８２（第６図）へ強制することに
よつてなされる。回路２２０及び２２２、及びレ
ジスタ１８０及び１８２を制御する信号Ｕの補数
は、この動作の間、通路が無能化されるように使
用される。このようなメカニズムを使用すること
によつて、レベル３で走つているマイクロ命令
は、メモリ３０にある任意のレベル・ロケーシヨ
ンで、アドレス・データを所定の値へ初期設定す
ることができる。所定数の主サイクルの後、メモ
リ３０は完全に初期設定される。この動作は、全
ての他の初期設定が完了するまで（例えばLSの
初期設定）継続する。 この時点で、初期設定モードが復元され、CM
１〜CM３へロードする動作が反復される。今度
は、データ・パイプライン８の「生産的」動作を
制御するため、CM１〜CM３がマイクロコード
をロードされる。次いで、所定のアドレスが外部
からAR１〜AR３へ与えられ、メモリ３０のレベ
ル３ロケーシヨンへアクセスするため、アクセス
制御回路３２が再び初期設定される。 ここでシステムは通常モードへ復元され、レベ
ル３マイクロプログラムが、各々のチヤネルにお
いて、後に説明する遊びループの中で循環させら
れる。外部条件はチヤネルによつて異なるので、
対応するCIRアドレスが関連した条件ビツト・ラ
ツチの制御の下で変更され、通常の生産的チヤネ
ル動作が後述するようにして実行される。 第９図は、中央計算複合体（図示せず）と周辺
装置制御ユニツトとの間にある複数の入出力チヤ
ネル（実施例においては、８個のチヤネル）の動
作を時分割モードで制御するため、本発明がどの
ようにデータ処理ネツトワーク中に組込まれるか
を示す。後に説明する第１０図は、１つの入出力
チヤネルに関して、各種の動作がどのように本発
明の装置によつて制御されるか（主サイクル時間
に）を示すシーケンス・フロー図である。 第９図において、データ・パイプライン８及び
制御パイプライン１０は、第１図を参照して説明
したとおりに構成されている。データ・パイプラ
イン８の最後の段１６から出る出力は、段１６．
５（時分割バス）を介して、８個の入出力レジス
タ（IOR０〜IOR７）の１つへ導くことができ
る。これらのIORは、前記の入出力チヤネルへ個
別的に関連しており、チヤネルごとに個々のバス
３５１及び３５２を介して各チヤネルのチヤネ
ル・インターフエイス（制御ユニツト・インター
フエイス）３５０へ接続される。更にIORは共通
のバス３５３を共用する。バス３５３は、情報を
データ・パイプライン８のLSへ転送するため、
データ・パイプライン８の段１６．４へ接続され
る。更に、チヤネルは、本発明と直接の関連を有
しないインターフエイス制御回路３５４を有す
る。データ・パイプライン８とIORとの間の信号
転送は、制御パイプライン１０の出力によつて制
御される。 データ・パイプライン８及びその段１６．５及
びバス３５３を介して実行される１つの機能は、
段１２．１からチヤネル・インターフエイス３５
０へ、IORを介して装置アドレス及び指令情報を
転送することである。データ・パイプライン８を
介して実行される他の機能は、LSにある装置ア
ドレス及び状況情報を、インターフエイス３５０
及びIORを介して受取ることである。LSからIOR
へ与えられる指令及びアドレス情報は、最初、外
部バス３５５を介して、中央処理機器（図示せ
ず）とインターフエイスしている共通の制御装置
（図示せず）から受取られる。そのような装置及
び機器は本発明と直接の関連を有しない。更に、
LSによつてIORから受取られた状況情報は、外
部バス３５６を介して共通の装置（図示せず）及
び中央機器（図示せず）へ送られる。 更に、IORは中央機器の主記憶機構とインター
フエイス３５０との間を転送されている入力デー
タ及び出力データをバツフアするために使用され
る。出力データ（インターフエイス３５０へのア
ウトバウンド）、外部バス３５７を介して主記憶
機構から受取られ、中間のバツフア・アレイ３５
８及び３５９及びバス３６０を介して適当なIOR
へ送られる。出力データは、バス３６１を介して
バツフア・アレイ３５８からバツフア・アレイ３
５９へ送られる。インターフエイス３５０で受取
られた入力データは、IORから中央複合体へ、バ
ス３５３、アレイ３５９、バス３６２、アレイ３
５８及びバス３６３を介して送られる。アレイ３
５８及び３５９と中央処理機器又はIORとの間の
転送は、制御パイプライン１０とは別個のシーケ
ンス制御回路（図示せず）によつて制御される。
このシーケンス制御回路は本発明と直接の関連を
有しない。そのような転送は、大きい方のバツフ
アであるバツフア５９の占有状況によつて歩調を
合せられる。 バフア３５９はそれぞれ２５６バイトより成る
８個の部分に分割される。その各部分は各チヤネ
ルに対応している。制御パイプライン１０は、バ
ツフア３５９の各チヤネル部分の占有状況を追跡
し、主記憶機構に関してそれぞれの転送のために
主記憶アドレス情報を与え、そのような転送に関
連したハウスキーピング機能を実行するように
（主記憶アドレス及び残存バイト・カウントの更
新などと）マイクログラム化されている。これら
動作の詳細は、後に第１０図を参照して説明す
る。 アドレス情報及び関連した状況情報は段１２．
１に保持される。別個の制御装置が、バス３６４
を介してLSにあるビツトを検査し、ビツトがオ
ンである時、バス３６４を介して関連した制御情
報をバツフア３５８へ転送し、主記憶機構に関し
て適当な記憶転送リクエスト動作を開始する。も
しデータが主記憶機構へ送られつつあれば（読取
動作）、データはバツフア３５９に累積され、次
いでバス３６３を介してダブルワド単位で主記憶
機構へ送られる（適当なリクエスト及びアドレス
情報と共に）。転送が完了した時、関連した状況
情報はバス３６５を介してLSへ戻される。この
状況情報は完了状態を示す「完了ビツト」を含
む。制御パイプライン１０は、データ転送活動に
従事した各チヤネルのために、完了ビツトを繰返
してテストするようにマイクロプログラム化さ
れ、適当な場合に状況監視機能を再開する。 チヤネル・インターフエイス３５０において、
周辺装置に関して信号動作を制御する情報は、８
個の制御アウト・レジスタCOR０〜COR７（３
６６）を介して、制御パイプライン１０から受取
られ、入来する制御兼タグ信号は、制御入力レジ
スタCIR０〜CIR７（３６７）を介して制御パイ
プライン１０へ印加される。制御入力レジスタ３
６７及び関連したイン・ゲート回路３６８は、第
６図に示されるCIR及びIGに対応し、制御パイプ
ライン１０におけるメモリ３０のアクセス制御回
路３２の要素として前に説明した。第６図に示さ
れるアクセス制御回路３２の他の部分は第９図に
おいて概略的に３２′で示される。 アウトバウンド・タダ信号（選択アウト、サー
ビス・アウトなど）は、CM２からOR２（第１
図）、遅延回路（図示せず）、共通バス３７０、個
別的ゲートを介して個々のCORへ送られる。同
様に、インバウンド・タダ信号（選択イン・サー
ビス・インなど）は、CIR及び共通バス３７１を
介してアクセス制御回路３２′へ送られる。 インターフエイス制御回路（チヤネル制御回
路）３５４は、バス３７２を介してCORに置か
れた制御信号を受取り、それをインターフエイス
制御信号へ変換する。インターフエイス制御信号
は周辺装置制御ユニツト及び装置に関して、デー
タ及び他の制御動作の転送クロツキング（タギン
グ）を制御する。インバウンド・タグ兼制御信号
は、個別的なバス３７３及びイン・ゲート回路３
６８を介してCIRへ送られる。そのような信号
は、CIRへ送られている途中で、前述したように
メモリ３０中のレベル・ロケーシヨンをアドレス
するためのアドレス信号へ変換される。 第１０Ａ図及び第１０Ｂ図は、本発明に従う装
置の制御の下で、チヤネル・インターフエイス３
５０の１つに関して、どのようにアウトバウンド
（書込み）データ転送動作が実行されるかを示
す。これらの動作を説明した後で、これら動作の
各部分を制御する典型的マイクロ命令（CM１〜
CM３におかれている）の形式及び機能を説明す
る。それによつて、当業者は、全体の動作をマイ
クロプログラム化することができよう。動作シー
ケンス４００〜４１２は第１０Ａ図に示され、動
作シーケンス４１３〜４２４は第１０Ｂ図に示さ
れる。 制御パイプライン１０が、前述したような手順
によつて初期設定された後、パイプライン１０の
時間多重化制御機能は、個々のチヤネルのため
に、最初遊びループ４００においてレベル０（Ｌ
０）で働く。このループにおいて、本発明の装置
は、１つのチヤネルのため３つの従サイクルで動
作し、段１４．１を介してLS中の制御ビツトを
検査する。検査されたビツトは、入出力初期設定
活動を示すため（例えば、スタートＩ／Ｏ命令の
中央機器での実行に関連して）、中央インターフ
エイス回路（図示せず）によりセツト可能であ
り、後続する動作は検査されたビツト値に基いて
条件ずけられる。 もし検査されたビツト値が０であれば、制御は
次の主サイクルで遊びループ４００を反復するよ
うに進行するが、上記ビツト値が１であれば（こ
れは中央における入出動作の初期設定を示す）、
Ｌ０の動作４０１が実行されて、関連した制御ア
ドレス（中央インターフエイス回路によつてLS
にセツトされた）が、LSからALU及び通路１０
９（第３図）を介してメモリ３０の関連したＬ１
記憶位置へ転送される。この動作は、関連した
CIRを、次の主サイクルで関連したＬ１ロケーシ
ヨンをアドレスするための状態へ強制する手順を
伴うことによつて、チヤネル・インターフエイス
３５０で初期の装置選択信号シーケンスを制御す
るＬ１シーケンスを呼出す。 いくつかの主サイクルにわたる動作４０２にお
いて、LSにある装置アドレス情報（前記の中央
インターフエイス回路によつて準備された）が関
連したIORへ転送され、そこからチヤネル・イン
ターフエイス３５０のアウトバウンド・データ・
バスへ接続されたラツチへ転送される。動作４０
３において、CM２からCORへ送られた信号が関
連したチヤネル・インターフエイス回路を制御す
るように働き、アドレス・アウト信号を関連した
インターフエイスのアドレス・アウト線へ与え
る。前記のアウトバウンド・データ・バス及びア
ドレス・アウト線、及び後に言及する他のインタ
ーフエイス線は、現在使用されているチヤネル・
インターフエイス・システムの要素である。これ
らは、例えば、IBM社の出版物「IBMシステム／
370制御ユニツトに対する入出力インターフエイ
ス・チヤネル原機器製造者情報」（IBM
System／370 Ｉ／Ｏ Interface Channel to
Contrl Uuit Original Equipment―
Manufacturer′ ｓ Informatin、GA22―6974）
に説明されている。動作４０４において、再び
CM２から出た信号が（動作４０３に関連した信
号が出てから、１つの主サイクルが経過した
後）、CORへラツチされ、チヤネル回路を条件ず
けて、選択アウト信号をインターフエイス選択ア
ウト線へ与える。この動作は、通常の手順に従つ
て、前記の装置アドレス及びアドレス・アウト信
号の付与と時間的に重複されている。 上記のＬ１動作４０４の最後の制御ワードは、
制御許可ビツト・ラツチをセツトする。これは、
関連した条件ビツト・ラツチ出力（CB）がCIR
へゲートされるのを許す。インターフエイスで応
答が受取られるまで、CB信号は00の値を有し、
これは次の主サイクルでCIRをしてメモリ３０中
のＬ０位置へアクセスさせる。それによつて、デ
ータ転送動作を設定する準備シーケンスが呼出さ
れる。この準備シーケンスはいくつかの主サイク
ルの間継続し、応答がインターフエイスで受取ら
れた時、任意の主サイクルのブレーク・ポイント
で割込可能である。制御許可ビツト・ラツチはセ
ツトされたまま残り、応答が受取られた時、CB
信号が０１へ変更され、それによつてCIRはＬ１
をアドレスする。この準備シーケンスは転送方向
（主記憶機構への読出しか、装置への書込みか）
を決定する動作を含む。この転送方向は、LSの
中で準備された指令（CCW）によつて指定され
る。以下の例は、書込指令動作が認識されたもの
と仮定している。 前述したように、インターフエイスで応答信号
が受取られると、それは次の主サイクルでＬ１ロ
ケーシヨンをアドレスするためにCIRを設定す
る。動作を継続させるため、周辺装置制御ユニツ
トによる通常の応答は、装置アドレスを表わすデ
ータ信号を伴つたオペレーシヨナル・イン信号及
びアドレス・イン信号の発生を含む。この応答の
発生は、準備シーケンスの任意の段階（従サイク
ル）で装置の選択を完了させるためＬ１シーケン
ス４０６〜４０９を呼出する。準備シーケンスの
再開に必要な情報は（そのような再開は４１０で
示される）、メモリ３０の関連したＬ０位置及び
LSの関連したロケーシヨンに記憶されている。 動作４０６は制御情報をCM２からCORへ送
る。それはチヤネルを制御して受取つた装置アド
レス情報を関連したIORへ送らせるためである。
動作４０７は、IORからLSへ、次いでLSから
ALUへアドレスを送る。アドレスは意図された
アドレスを表わす情報と共に送られる。これらの
アドレスはALUで比較され、それが等しいかど
うかが決定される。もし等しければ、エラーが無
いものと仮定され、動作４０８が実行されて、指
令バイトを表わす情報が、LSからIORを介して
インターフエイスへ転送される。次いで動作４０
９が実行され、それによつて指令アウト信号がイ
ンターフエイスへ送られる。 動作４０９はＬ１からＬ０への戻りを許す（第
６図の通路２０６を介して）。それによつて、４
０５で中断された準備シーケンスが動作４１０で
再開される。この再開の間、制御許可ビツト・ラ
ツチは、ステータス・イン信号が動作４０９の指
令アウト信号に応答してインターフエイスで受取
られるまで、セツトされたままになつている。ス
テータス・イン信号の応答が受取られると、再び
Ｌ１への割込みがとられ、この応答に関して動作
４１１〜４１２が実行される。 動作４１１はCM２を介してCORを条件ずけ、
関連したチヤネルをして、ステータス・イン信号
と共に受取られた状況バイト情報を関連したIOR
へ与えさせる。動作４１２はこの情報をIORから
ALUへ送る（LSを介して）。ALUで、この情報
がテストされ、関連した条件コードが中央機器へ
送られ、サービス・アウト信号がCORを介して
装置へ送られる。もしテストされた状況バイトが
０以外であれば、これは装置がアクセス不可能又
は使用中であることを示し、指令動作はデータ転
送を生じることなく終了する。もし状況バイトが
０であれば、書込指令が実行されているものと仮
定して、動作４１２がインターフエイス制御回路
３５４（第９図）を能動化して、インターフエイ
スを介して書込転送を行うため、バツフア３５９
から２バイトのデータを要求させる。この場合、
動作４１３で再びＬ０に入る。それは準備シーケ
ンスを継続するためである。このシーケンスは
LSにある転送要求ビツトをセツトする。このビ
ツトは中央インターフエイス回路（図示せず）に
よつて検査される。セツトされた転送要求ビツト
は、上記回路を能動化して、主記憶機構からバツ
フア３５８を介してバツフア３５９へ要求された
データを転送せしめる。 転送要求ビツトがセツトされた後、準備シーケ
ンスはループに入る。それはバツフア３５８への
要求されたデータ転送が完了するのを待機するた
めである。このループの間に、LSにある完了ビ
ツトが反復して検査される。前記の中央インター
フエイス回路によつてセツト可能な上記完了ビツ
トは、主記憶機構からバツフア３５９へのデータ
転送が何時完了したかを示す。 Ｌ０動作４１３が実行されているうちに、装置
制御ユニツトは、通常の場合最終的に、前のＬ１
動作４１２の間に送られたサービス・アウト信号
に対してサービス・イン信号によつて応答を与え
る。 この応答が受取られると、それはCB信号（第
６図）を介してCIRを条件ずけ、Ｌ１をアドレス
せしめるとともに動作４１４を呼出させる。それ
は指令バイトをテストし、それが読取動作を指定
するのか又は書込動作を指定するのかを決定する
ためである。この時点まで、データ転送の方向は
Ｌ０の準備シーケンスによつてのみ確められ、Ｌ
１の動作シーケンスによつては確められなかつ
た。書込動作が進行中であるものと仮定して、動
作４１４の次にブランチ機能のＬ１動作４１５が
続く。動作４１５は、前記の完了ビツトを検査
し、それによつて要求されたデータ転送がバツフ
ア３５９に関して完了したかどうかを決定する。
もし転送が完了していなければ、動作４１６でＬ
０へのエントリイが強制され（これは実際には時
間的に動作４１５の１部である）、Ｌ０を制御状
態に維持するため制御許可ビツト・ラツチがリセ
ツトされる。この時点で、Ｌ０シーケンスは４１
７において動作４１３で入つた待機ループにとど
まり（転送完了を検出するため）、完了が検出さ
れた時、制御許可ビツト・ラツチを再びセツトす
る。 制御許可ビツト・ラツチのセツトは、チヤネル
において存在するデータ・バイト転送要求をし
て、CIRを制御せしめる（前記の動作４１２の説
明を参照）。CIRは、Ｌ１をアドレスするため、
CB信号（第６図）によつて制御される。これに
より、バツフア３５９からチヤンネル・インター
フエイス３５０へ一時に２バイトずつを転送する
（IORを介して）データ転送シーケンス４１８〜
４２０が呼出される。それぞれの転送と同時に、
動作４１８でＬ１シーケンスはLS中の残存バイ
ト・カウント・パラメータを更新し、かつLS及
びALUを介してその値をテストするように動作
する。 もし残存バイト・カウントの値が０でなけれ
ば、それはもつと多くのバイトが転送されるべき
ことを示す。その場合、インターフエイス制御回
路３５４がもつと多くのデータを要求する限り
（サービス・イン又はデータ・イン）、Ｌ１シーケ
ンスは動作４１８及び４１９を繰返す。カウント
値が０になつた時、シーケンスは完了シーケンス
４２０〜４２４へブランチする。 完了動作４２０はＬ１シーケンスで実行され
る。それは、チヤネルをして、インターフエイス
でオペレーシヨンのデータ転送部分が完了したこ
とを発信させるためである。次いで動作４２１で
再びＬ０へ入る。それは、状況通信に関連したチ
ヤネル・インターフエイス応答活動を待機するル
ープを追跡するためである。動作４２１の間に、
制御許可ビツト・ラツチはセツトされたままであ
り、従つてインターフエイス応答が受取られた
時、「10」のレベル２アドレスを、関連したCB信
号及びCIR（第６図）を介して転送することによ
り、制御がＬ２インターフエイス４２２〜４２４
へ移さる。このシーケンスの動作４２２は、受取
つた状況バイトをチヤネルからLSへ、IORを介
して送る。動作４２３は、ステータス・イン信号
に対する応答として、サービス・アウト信号を装
置へ送らせ、かつ中央システムLS中に完了状態
が存在することを表わす信号を送らせる。動作４
２４は、リセツト信号をインターフエイス制御回
路３５４へ送らせ、かつ最終的に「00」状態を
CIRへ入れる。これは第１０Ａ図の遊びループ４
００において再びシーケンスをＬ０へ入らせる。 ここで、今まで説明した動作に関して、CM１
〜CM３にある制御ワードがどのようにして形成
されかつ変換されるかを具体的に説明する。 CM１にあるそれぞれの９ビツト制御ワード
は、別個にデコードされる３つの制御フイールド
から成つている。即ち、５ビツトのアドレシン
グ・フイールドは、LSにある32ワード・ロケー
シヨンの１つのアドレスを読出すためのフイール
ドであり、２ビツトのゲーテイング・フイールド
は、LSの選択された出力を段１２．３へゲート
するためのフイールドであり残る２ビツトのフイ
ールドは、LSからIOR及び2048バイトを有する
バツフア３５９へのゲーテイングを制御するフイ
ールドである。 CM２の制御ワードは、次のように別個にデコ
ードされる８つのフイールドを含む。即ち、４ビ
ツトのALUゲーテイング・フイールドは段１
２．３から段１４．１の左方側入力へゲートする
ために使用される。４ビツトのALU機能フイー
ルドは、ALU中で実行されるべき機能（ADD、
AND、ORなど）を限定する。５ビトのエミツ
ト・フイールドは、CM２からALUへデータを直
接に入れるために使用される（例えば、第３図の
通路１０９を介してメモリ３０へデータを転送す
るため）。２ビツトの追加ALU機能フイールド
は、ALU機能フイールドを補うために使用され
る。２ビツトのALUアウト・ゲーテイング・フ
イールドは、ALU出力を段１４．４へ導くため
に使用される（例えば、特定のアウトバウンド宛
先と整列させるため）。４ビツトの雑フイールド
は各種の機能を実行するために使用される（例え
ば、エミツト・フイールドを第９図のCORへ導
くため）。３ビツトのシーケンス番号フイールド
は、第４図の通路１２７を介してメモリ３０へ転
送されるシーケンス番号を含む（これは第４図の
論理回路１３５で処理されるシーケンス番号と異
なる。このシーケンス番号はCM１〜CM３の解
読された出力から引出される）。３ビツトの活動
レベル制御フイールドは、第６図の通路２０６、
回路２０７を介してCIRレジスタへ印加される。 CM３の制御ワードは解読可能な５つのフイー
ルドを有する。即ち、５ビツトのチヤンネル・ロ
ケーシヨン選択フイールドはLSにある32個のワ
ード・ロケーシヨンの群を限定する。それらのワ
ード・ロケーシヨンへ、１ワードの情報が書込ま
れる。４ビツトのバイト・ロケーシヨン選択フイ
ールドは、チヤネル・ロケーシヨン選択フイール
ドによつて限定されたロケーシヨン群の中で、単
一のバイト・スペースをLSの書込場所として指
定する。３ビツトのネキスト・アドレス・フイー
ルドは、第３図の通路１０７を介してメモリ３０
へ書込まれるべき次のアドレスの１部を指定す
る。それぞれ３ビツトのＡブランチ制御フイール
ド及びＢブランチ制御フイールドは、第３図の通
路１０５を介してメモリ３０へ入れられる。 第１０Ａ図の遊びループ４００において、中央
インターフエイス回路によつてLSへセツトされ
た初期設定活動ビツトの値。（具体例として、LS
ワード７のビツト７へ入れられたビツト値）は、
次のようにしてテストされる。 (1) １つのサイクルにおいて、クロツク回路２６
（第１図）のti出力及びCM１のアドレシング・
フイールドが、それぞれLSにあるワード・ロ
ケーシヨンのチヤネル群、及びそのチヤネル群
の中にある特定のワードを読出すためアドレス
する。 (2) LSから読出された活動表示ワード（これは
オール０であるから、ビツト７が１であつて他
のビツトが全て０である）が、CM１のゲーテ
イング・フイールドの制御の下で、同じサイク
ルで段１２．３へゲートされる。 (3) 次の従サイクルにおいて、段１２．３へ入れ
られた活動表示ワードが、CM２のALUゲーテ
イング・フイールドの制御の下で段１４．１の
左側へ匂れられ、またCM２のエミツト・フイ
ールドからのビツトがALUの右側のビツト７
位置へゲートされる。その間、CM２機能フイ
ールドはAND動作を指定している。このサイ
クルで発生したALUの結果出力は、CM２の
ALUアウト・ゲーテイング・フイールドの制
御の下で段１４．４へ転送される。 (4) 次の従サイクルにおいて、CM３のＡブラン
チ制御フイールドがメモリ３０のＬ０ロケーシ
ヨンへ情報をゲートする。これによつて、段１
４．４にあるALU出力が、オール０であるか
そうでないかを表示され、第１０Ａ図の動作４
００が繰返されるか、動作４０１へ進行が生じ
る。

【図面の簡単な説明】

第１図は本発明に従うデータ・パイプライン及
び対応する制御パイプラインを有するデータ処理
システムのブロツク図であり、第２図は各々が４
つの活動レベルを有する８個のチヤネルに関して
第１図の制御アドレス・メモリの中でスペースを
割当てた状態を示す図であり、第３図は制御アド
レス情報の循環に使用される制御アドレス・メモ
リ及びアドレス・パイプラインの１部を示す図で
あり、第４図はシーケンス検査情報の循環及び利
用に使用される制御アドレス・メモリとアドレ
ス・パイプラインの１部を示す図であり、第５図
は汎用状況情報の循環及び利用に使用されるアド
レス・メモリ及びアドレス・パイプラインの１部
を示す図であり、第６図はソース・メモリ３０に
アクセスするためのアクセス制御回路３２を示す
図であり、第７図及び第８図はそれぞれソース・
メモリ３０及び制御メモリ・アレイ１８．２，２
０．２，２２．２を初期設定する回路及び動作シ
ーケンスを示す図であり、第９図は本発明を８個
のコンピユータ入出力チヤネルへ適用した構成を
示す図であり、第１０Ａ図及び第１０Ｂ図は第９
図に示される構成によつて実行される入出力チヤ
ネル動作を説明するシーケンス・フロー・ダイヤ
フラムである。 ８…データ・パイプライン、１０…制御パイプ
ライン、１２，１４，１６…段、１８，２０，２
２…モジユラー部分、２６…クロツク回路、３０
…ソース・メモリ、３２…アクセス制御回路、３
３…選択レジスタ回路、３４…選択回路、３５…
選択回路、１８．１，２０．１，２２．１…アド
レス・レジスタ、１８．２，２０．２，２２．２
…制御メモリ・アレイ、１８．４，２０．４，２
２．４…出力レジスタ。

Claims (1)

【特許請求の範囲】
1. １ 情報信号を処理するため順次に接続された複
   数のパイプライン段より成るデータ・パイプライ
   ンを有するデータ処理システムの制御装置におい
   て、上記パイプライン段の各々を個別的に制御す
   るため上記パイプライン段ごとに別個に設けられ
   た制御メモリと、上記制御メモリの各々の制御ワ
   ード記憶位置に同時にアクセスするため上記制御
   メモリごとに別個に設けられたアドレス・レジス
   タと、上記アドレス・レジスタを上記制御メモリ
   と関連した上記パイプライン段の接続順序と同じ
   順序で接続してアドレス・パイプラインを形成す
   る手段と、循環した上記アドレス・パイプライン
   を形成するよう上記アドレス・パイプラインの最
   初の上記アドレス・レジスタに接続された読出し
   および書込み可能なアドレス・メモリと、を備え
   たことを特徴とするパイプライン式データ処理シ
   ステムの制御装置。